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公开(公告)号：CN112685983B
公开(公告)日：2024-10-01
申请号：CN202011600789.6
申请日：2020-12-29
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G06F30/3308 , G06F30/33 , G06F30/398
Abstract: 本发明提供了一种片上电容的建模方法，所述电容为插指电容，包括如下步骤：提取主电容拟合系数，并计算主电容；提取拐角电容拟合系数，并计算拐角电容；提取边缘寄生电容拟合系数，并计算边缘寄生电容；提取版图寄生电容；反馈验证。本发明针对集成电路片上电容器的物理特性结合数学公式建立细致提取流程，提供可靠的器件建模方法和模型。
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公开(公告)号：CN112562756B
公开(公告)日：2024-03-08
申请号：CN202011477953.9
申请日：2020-12-15
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G11C7/24 , G11C5/06 , G11C11/411
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公开(公告)号：CN112837731A
公开(公告)日：2021-05-25
申请号：CN202011636261.4
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G11C11/412 , G11C11/417 , H01L27/11
Abstract: 本发明提供了一种存算复用的静态存储单元，输入信号配置可以选自于存储器配置和比较器配置中的任意一种。通过复用一部分晶体管，通过更小的电路面积做到了比较器和存储器的存算复用，提高了存算一体系统的数据处理能力。
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公开(公告)号：CN112562756A
公开(公告)日：2021-03-26
申请号：CN202011477953.9
申请日：2020-12-15
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G11C7/24 , G11C5/06 , G11C11/411
Abstract: 本发明提供了一种抗辐射的静态随机存储器单元，包括电学串联的第一传输晶体管和第二传输晶体管，以及并联在第一和第二传输晶体管之间的两个对置互锁的第一和第二反相器，所述第一和第二反相器的上拉晶体管分别通过第一和第二延时晶体管与反相器的输入端连接，所述延时晶体管为N型晶体管，其栅极电学连接所述静态随机存储器的字线电平。本发明在原有传统6管存储单元的基础上添加两个晶体管来提高单元抗单粒子效应的能力，并通过FDSOI器件的背栅结构连接电位，提高单元的电学性能。
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公开(公告)号：CN112836812B
公开(公告)日：2024-07-05
申请号：CN202011638469.X
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G06F17/40 , G06N3/063 , H01L29/788
Abstract: 本发明提供了一种基于浮栅晶体管的神经元网络，包括多节点输入单元：所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极作为所述神经元网络的输出端。本发明给出了一种全新的电子传入神经元实现架构。该架构面向硬件神经形态神经网络的应用，实现了模拟信号到神经元信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于神经元网络。
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Patent Agency Ranking
公开(公告)号：CN112634957A
公开(公告)日：2021-04-09
申请号：CN202011595923.8
申请日：2020-12-29
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G11C11/412
Abstract: 本发明提供了一种低功耗的静态随机存储器单元以及存储器，包括第一N型晶体管和第一P型晶体管组成的第一CMOS反相器，由第二N型晶体管和第二P型晶体管组成的第二CMOS反相器，第一和第二CMOS反相器对置互锁设置，第一和第二CMOS反相器的输出端分别连接第三N型晶体管和第四N型晶体管的源/漏极，所述第一和第二CMOS反相器的接地端分别通过第五N型晶体管和第六N型晶体管接地，所述第五N型晶体管的栅极接第一N型晶体管栅极，所述第六N型晶体管的栅极接第二N型晶体管栅极。本发明在原有传统6管存储单元的基础上添加两个N型晶体管，在现有的6T电路基础上形成了8T电路。在单元处于保持状态时，充当电阻从而降低了单元的漏电。
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公开(公告)号：CN112819148B
公开(公告)日：2024-08-06
申请号：CN202011638759.4
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
Abstract: 本发明提供了一种基于浮栅晶体管的脉冲神经元网络，包括多节点输入单元和脉冲产生单元：所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极接脉冲产生单元的正极；脉冲产生单元包括一Mott忆阻器，Mott忆阻器的负极连接工作电压，正极连接晶体管的漏极，并作为所述脉冲神经元网络的脉冲输出端。本发明给出了一种全新的电子传入神经元实现架构。该架构面向硬件神经形态脉冲神经网络的应用，实现了模拟信号到脉冲信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于脉冲神经网络。
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公开(公告)号：CN112765922B
公开(公告)日：2024-04-19
申请号：CN202011639121.2
申请日：2020-12-31
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G06F30/367
Abstract: 本发明提供了一种采用SOI衬底的射频晶体管的仿真模型，包括：核心器件，所述核心器件为一晶体管，包括源极、漏极、正栅、以及SOI衬底的背栅；所述核心器件的外围电路包括：栅极电阻、栅极到接触孔的电阻、源极和漏极电阻、栅极到源极的边缘电容、栅极到源极的寄生电容、栅极到漏极的边缘电容、栅极到漏极的寄生电容、埋层氧化物层电容、源端下方的埋层氧化物电容、漏端下面的埋层氧化物电容、埋层氧化物下方的阱区域的分布式电阻、衬底部分的电阻和电容、以及背栅电阻。本发明综合考虑了FDSOI衬底的特点，重新设计了一套更适合射频FDSOI领域的合适的器件模型，对比结果显示其于测试值高度吻合。
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公开(公告)号：CN111564167B
公开(公告)日：2023-04-07
申请号：CN202010324690.1
申请日：2020-04-22
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC: G11C7/24 , G11C11/412 , H10B10/00
Abstract: 本申请实施例提供了一种存储单元、晶体管的制备方法及存储单元的制备方法，其中，该存储单元是通过第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管，第七晶体管和第八晶体管，这八个晶体管的电性连接得到的具有特定功能的存储单元。本发明公开的存储单元相较于现有技术中的存储单元，在传统六管单元的基础上加入两个晶体管，以牺牲较小单元面积的情况下提升单元抗单粒子能力；该存储单元中的晶体管均采用“工”字型的栅氧层和金属栅结构，可有效抑制总剂量效应引起的上下边角漏电及侧壁漏电和寄生晶体管效应。此外，该存储单元不仅可以在抗单粒子效应能力上得到提高，还可以在存储数据的稳定性上得到增加。
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