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公开(公告)号：CN111725296B
公开(公告)日：2024-05-14
申请号：CN202010186755.0
申请日：2020-03-17
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L29/78
Abstract: 目的是提供能够增大有效面积相对于芯片面积的比例，并且抑制层间绝缘膜的劣化的半导体装置。具有：层间绝缘膜，其设置于衬底之上；栅极焊盘，其设置于该层间绝缘膜之上；源极电极，其在俯视观察时与栅极焊盘的一部分相对；线状的源极配线，其在俯视观察时与该栅极焊盘的一部分相对而不与该源极电极相对，源极配线与该源极电极连接；以及栅极配线，其设置于该层间绝缘膜之上，与该栅极焊盘电连接，该衬底具有：第1导电型的漂移层；以及高杂质浓度区域，其设置于该栅极配线和该栅极焊盘的正下方，该高杂质浓度区域的第1导电型杂质的浓度比该漂移层的第1导电型杂质的浓度大，在俯视观察时，该源极配线和该栅极配线提供将该源极电极包围的1个框。
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公开(公告)号：CN115223873A
公开(公告)日：2022-10-21
申请号：CN202210366002.7
申请日：2022-04-08
Applicant: 三菱电机株式会社
IPC: H01L21/336 , H01L21/04 , H01L29/78
Abstract: 本发明的说明书所公开的技术是用于对由离子注入引起的半导体装置的电气特性的波动进行抑制的技术。本发明的说明书所公开的技术涉及的碳化硅半导体装置的制造方法是在碳化硅半导体基板的上表面形成漂移层，在漂移层的上表面通过各向异性蚀刻而形成硬掩模，通过在形成有硬掩模的状态下将离子注入至漂移层，从而在漂移层的表层形成第1离子注入区域，硬掩模具有与漂移层的上表面垂直的侧壁。
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公开(公告)号：CN107431090A
公开(公告)日：2017-12-01
申请号：CN201580077932.9
申请日：2015-03-18
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/12 , H01L29/739
Abstract: 本发明涉及一种电力用半导体装置，其具有：第1导电型的碳化硅半导体层；开关器件，其形成于碳化硅半导体层；第2导电型的电场缓和杂质区域，其形成于开关器件的形成区域的终端部，对终端部的电场进行缓和；以及第1导电型的附加区域，其设置于构成开关器件的多个单位单元的第2导电型的阱区域间以及至少所述电场缓和杂质区域的外侧，与碳化硅半导体层相比杂质浓度更高。
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公开(公告)号：CN104008969B
公开(公告)日：2017-06-16
申请号：CN201410067436.2
申请日：2014-02-26
Applicant: 三菱电机株式会社
IPC: H01L21/324
CPC classification number: H01L21/324 , H01L21/046 , H01L21/67276 , H01L29/1608 , H01L29/66068 , H01L29/7827
Abstract: 本发明用于在利用分批式装置以将假基板和多个处理基板彼此隔开间隔而层叠的状态进行热处理的情况下，抑制与假基板接近的处理基板形成不同于其他处理基板的电气特性这一情况。本发明的半导体装置的制造方法具有下述工序：（b）在假基板的背面和多个半导体基板的背面形成无机膜的工序，该无机膜具有可承受热氧化处理或热处理的温度，使氧化或还原气体种到达假基板及所述多个半导体基板背面的量足够少的膜厚；（c）将假基板和多个半导体基板以正面朝向相同方向并彼此隔开间隔而层叠的方式配置的工序；以及（d）在工序（b）及（c）之后，在氧化气体气氛或还原气体气氛内对半导体基板的正面进行热氧化处理或后退火的工序。
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公开(公告)号：CN115706153A
公开(公告)日：2023-02-17
申请号：CN202210969186.6
申请日：2022-08-12
Applicant: 三菱电机株式会社
Abstract: 提供能够对在施加反向偏置时发生放电进行抑制的碳化硅半导体装置。碳化硅半导体装置(100)具有：n型外延层(2)，设置于SiC基板(1)之上；表面电极(10)，设置于外延层(2)之上；以及p型电场缓和区域(3)，在末端区域设置于外延层(2)的上层部。在外延层(2)之上设置由至少将电场缓和区域(3)的一部分覆盖的层间绝缘膜(23)及保护氧化膜(24)构成的第1保护膜。以将表面电极(10)的外侧的端部、第1保护膜及外延层(2)的至少一部分覆盖的方式，隔着氮化硅膜(81)设置由聚酰亚胺保护膜(12)构成的第2保护膜。氮化硅膜(81)在第2保护膜的内侧的端部及外侧的端部这两者处，相对于第2保护膜而伸出。
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Patent Agency Ranking
公开(公告)号：CN107431090B
公开(公告)日：2020-10-20
申请号：CN201580077932.9
申请日：2015-03-18
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/12 , H01L29/739
Abstract: 本发明涉及一种电力用半导体装置，其具有：第1导电型的碳化硅半导体层；开关器件，其形成于碳化硅半导体层；第2导电型的电场缓和杂质区域，其形成于开关器件的形成区域的终端部，对终端部的电场进行缓和；以及第1导电型的附加区域，其设置于构成开关器件的多个单位单元的第2导电型的阱区域间以及至少所述电场缓和杂质区域的外侧，与碳化硅半导体层相比杂质浓度更高。
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公开(公告)号：CN111725296A
公开(公告)日：2020-09-29
申请号：CN202010186755.0
申请日：2020-03-17
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/739 , H01L29/78
Abstract: 目的是提供能够增大有效面积相对于芯片面积的比例，并且抑制层间绝缘膜的劣化的半导体装置。具有：层间绝缘膜，其设置于衬底之上；栅极焊盘，其设置于该层间绝缘膜之上；源极电极，其在俯视观察时与栅极焊盘的一部分相对；线状的源极配线，其在俯视观察时与该栅极焊盘的一部分相对而不与该源极电极相对，源极配线与该源极电极连接；以及栅极配线，其设置于该层间绝缘膜之上，与该栅极焊盘电连接，该衬底具有：第1导电型的漂移层；以及高杂质浓度区域，其设置于该栅极配线和该栅极焊盘的正下方，该高杂质浓度区域的第1导电型杂质的浓度比该漂移层的第1导电型杂质的浓度大，在俯视观察时，该源极配线和该栅极配线提供将该源极电极包围的1个框。
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公开(公告)号：CN107078158B
公开(公告)日：2020-08-28
申请号：CN201480083226.0
申请日：2014-11-06
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 碳化硅半导体装置(200)能够通过由栅极电压的施加来实现的沟道区域的控制而对导通状态及截止状态进行切换。碳化硅半导体装置(200)具有碳化硅层(20)、栅极绝缘膜(50)和栅极电极(60)。碳化硅层(20)具有沟道区域(CH)。栅极绝缘膜(50)将沟道区域(CH)覆盖。栅极电极(60)隔着栅极绝缘膜(50)而与沟道区域(CH)相对。导通状态下的沟道区域(CH)的电阻在大于或等于100℃而小于或等于150℃的温度具有最小值。
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公开(公告)号：CN107078158A
公开(公告)日：2017-08-18
申请号：CN201480083226.0
申请日：2014-11-06
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 碳化硅半导体装置(200)能够通过由栅极电压的施加来实现的沟道区域的控制而对导通状态及截止状态进行切换。碳化硅半导体装置(200)具有碳化硅层(20)、栅极绝缘膜(50)和栅极电极(60)。碳化硅层(20)具有沟道区域(CH)。栅极绝缘膜(50)将沟道区域(CH)覆盖。栅极电极(60)隔着栅极绝缘膜(50)而与沟道区域(CH)相对。导通状态下的沟道区域(CH)的电阻在大于或等于100℃而小于或等于150℃的温度具有最小值。
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公开(公告)号：CN104008969A
公开(公告)日：2014-08-27
申请号：CN201410067436.2
申请日：2014-02-26
Applicant: 三菱电机株式会社
IPC: H01L21/324
CPC classification number: H01L21/324 , H01L21/046 , H01L21/67276 , H01L29/1608 , H01L29/66068 , H01L29/7827
Abstract: 本发明用于在利用分批式装置以将假基板和多个处理基板彼此隔开间隔而层叠的状态进行热处理的情况下，抑制与假基板接近的处理基板形成不同于其他处理基板的电气特性这一情况。本发明的半导体装置的制造方法具有下述工序：（b）在假基板的背面和多个半导体基板的背面形成无机膜的工序，该无机膜具有可承受热氧化处理或热处理的温度，使氧化或还原气体种到达假基板及所述多个半导体基板背面的量足够少的膜厚；（c）将假基板和多个半导体基板以正面朝向相同方向并彼此隔开间隔而层叠的方式配置的工序；以及（d）在工序（b）及（c）之后，在氧化气体气氛或还原气体气氛内对半导体基板的正面进行热氧化处理或后退火的工序。
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