公开(公告)号：CN104008969B

公开(公告)日：2017-06-16

申请号：CN201410067436.2

申请日：2014-02-26

Applicant: 三菱电机株式会社

Inventor： 谷冈寿一 ,  樽井阳一郎 ,  小林和雄 ,  结城秀昭 ,  濑户口阳介

IPC: H01L21/324

CPC classification number: H01L21/324 ,  H01L21/046 ,  H01L21/67276 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7827

Abstract: 本发明用于在利用分批式装置以将假基板和多个处理基板彼此隔开间隔而层叠的状态进行热处理的情况下，抑制与假基板接近的处理基板形成不同于其他处理基板的电气特性这一情况。本发明的半导体装置的制造方法具有下述工序：（b）在假基板的背面和多个半导体基板的背面形成无机膜的工序，该无机膜具有可承受热氧化处理或热处理的温度，使氧化或还原气体种到达假基板及所述多个半导体基板背面的量足够少的膜厚；（c）将假基板和多个半导体基板以正面朝向相同方向并彼此隔开间隔而层叠的方式配置的工序；以及（d）在工序（b）及（c）之后，在氧化气体气氛或还原气体气氛内对半导体基板的正面进行热氧化处理或后退火的工序。

公开(公告)号：CN104238286A

公开(公告)日：2014-12-24

申请号：CN201410280862.4

申请日：2014-06-20

Applicant: 三菱电机株式会社

Inventor： 结城秀昭 ,  绫淳 ,  鹿间省三

IPC: G03F7/30

CPC classification number: G03F7/30 ,  G03F7/3021

Abstract: 本发明的目的在于，提供一种半导体装置的制造方法，其简单地减少由微泡引起的显影缺陷。本发明的半导体装置的制造方法具有以下工序：(a)准备在一个主面上形成有光致抗蚀剂膜(2)的碳化硅衬底(1)的工序；(b)将第1显影液(3)滴下至光致抗蚀剂膜(2)上的工序；(c)在工序(b)结束后经过第1显影时间后，使碳化硅衬底(1)旋转，从光致抗蚀剂膜(2)上甩掉第1显影液(3)的工序；(d)在工序(c)之后向光致抗蚀剂膜(2)上滴下第2显影液(3)的工序；以及(e)在工序(d)结束后经过第2显影时间后，使碳化硅衬底(1)旋转，从光致抗蚀剂膜(2)上甩掉第2显影液(3)的工序。

公开(公告)号：CN104238280B

公开(公告)日：2017-11-28

申请号：CN201410264507.8

申请日：2014-06-13

Applicant: 三菱电机株式会社

Inventor： 绫淳 ,  鹿间省三 ,  结城秀昭

IPC: G03F7/20

CPC classification number: G03F7/3021 ,  G03F7/20 ,  G03F7/30

Abstract: 本发明的目的在于提供一种半导体装置的制造方法，其能够进一步减少显影液滴下时所产生的微泡，并能够实现图案缺陷的进一步减少，由此适用于碳化硅半导体装置的制造。半导体装置的制造方法具有照相制版工序，该照相制版工序具有进行显影液浸渍处理的工序。进行显影液浸渍处理的工序具有工序(a)和工序(b)，在工序(a)中，将显影液(3)滴在碳化硅半导体衬底(1)上，以膜厚大于6μm的方式形成显影液膜(4)，在工序(b)中，使显影液膜(4)的膜厚变薄至小于或等于6μm。

公开(公告)号：CN104238280A

公开(公告)日：2014-12-24

申请号：CN201410264507.8

申请日：2014-06-13

Applicant: 三菱电机株式会社

Inventor： 绫淳 ,  鹿间省三 ,  结城秀昭

IPC: G03F7/20

CPC classification number: G03F7/3021 ,  G03F7/20 ,  G03F7/30

Abstract: 本发明的目的在于提供一种半导体装置的制造方法，其能够进一步减少显影液滴下时所产生的微泡，并能够实现图案缺陷的进一步减少，由此适用于碳化硅半导体装置的制造。半导体装置的制造方法具有照相制版工序，该照相制版工序具有进行显影液浸渍处理的工序。进行显影液浸渍处理的工序具有工序(a)和工序(b)，在工序(a)中，将显影液(3)滴在碳化硅半导体衬底(1)上，以膜厚大于6μm的方式形成显影液膜(4)，在工序(b)中，使显影液膜(4)的膜厚变薄至小于或等于6μm。

公开(公告)号：CN104008969A

公开(公告)日：2014-08-27

申请号：CN201410067436.2

申请日：2014-02-26

Applicant: 三菱电机株式会社

Inventor： 谷冈寿一 ,  樽井阳一郎 ,  小林和雄 ,  结城秀昭 ,  濑户口阳介

IPC: H01L21/324

CPC classification number: H01L21/324 ,  H01L21/046 ,  H01L21/67276 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7827

Abstract: 本发明用于在利用分批式装置以将假基板和多个处理基板彼此隔开间隔而层叠的状态进行热处理的情况下，抑制与假基板接近的处理基板形成不同于其他处理基板的电气特性这一情况。本发明的半导体装置的制造方法具有下述工序：（b）在假基板的背面和多个半导体基板的背面形成无机膜的工序，该无机膜具有可承受热氧化处理或热处理的温度，使氧化或还原气体种到达假基板及所述多个半导体基板背面的量足够少的膜厚；（c）将假基板和多个半导体基板以正面朝向相同方向并彼此隔开间隔而层叠的方式配置的工序；以及（d）在工序（b）及（c）之后，在氧化气体气氛或还原气体气氛内对半导体基板的正面进行热氧化处理或后退火的工序。