公开(公告)号：CN1828900B

公开(公告)日：2011-04-06

申请号：CN200610004555.9

申请日：2006-01-27

Applicant: 三星电子株式会社

Inventor： 姜相宇 ,  韩晶昱 ,  金龙泰 ,  尹胜范

IPC: H01L27/088 ,  H01L21/8234

Abstract: 半导体器件包括具有垂直栅电极的晶体管。在晶体管结构中，半导体图案具有面对横向方向的第一和第二侧面、以及面对纵向方向的第三和第四侧面。栅极图案设置与半导体图案的第一和第二侧面相邻。杂质图案直接接触半导体图案的第三或第四侧面。栅极绝缘图案夹置于栅极图案和半导体图案之间。

公开(公告)号：CN100533743C

公开(公告)日：2009-08-26

申请号：CN200610106184.5

申请日：2006-07-20

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  李昌勋 ,  姜盛泽 ,  徐辅永 ,  权赫基

IPC: H01L27/105 ,  H01L23/522 ,  H01L21/8239 ,  H01L21/768

CPC classification number: H01L27/11524 ,  G11C16/0433 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/66825

Abstract: 本发明提供了一种非易失存储单元，包括：源区和漏区，设置在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在该源区和漏区之间的半导体衬底上方。该源极选择线和漏极选择线分别与源区和漏区相邻设置。该非易失存储单元还包括单元栅极图案，设置在源极选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中。该单元栅极图案和选择线之间的距离小于选择线的宽度。

公开(公告)号：CN100345284C

公开(公告)日：2007-10-24

申请号：CN200410032000.6

申请日：2004-03-31

Applicant: 三星电子株式会社

Inventor： 李龙圭 ,  韩晶昱 ,  姜盛泽 ,  李种德 ,  朴炳国

IPC: H01L21/8247

CPC classification number: H01L21/28282 ,  H01L29/66833 ,  H01L29/7923

Abstract: 一种利用反向自对准过程制造双ONO形式的SONOS存储器的方法，其中，在栅极下面形成一ONO电介质层，并且不论光刻极限如何，利用反向自对准过程，将该ONO电介质层实际上分开为两个部分。为了容易进行反向自对准，采用用于确定ONO电介质层的宽度的缓冲层和隔片。这样，可以适当地调整在编程和擦试过程中，俘获的电荷的分散，从而改善SONOS的特性，本发明可以防止在编程和擦试操作后，随着时间变化电荷的再分布。

公开(公告)号：CN101615597B

公开(公告)日：2011-04-20

申请号：CN200910139687.6

申请日：2006-07-20

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  李昌勋 ,  姜盛泽 ,  徐辅永 ,  权赫基

IPC: H01L21/8247 ,  H01L21/768 ,  H01L27/115

CPC classification number: H01L27/11524 ,  G11C16/0433 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/66825

Abstract: 本发明提供了一种非易失存储单元，包括：源区和漏区，设置在半导体衬底中并彼此分隔开；源极选择线和漏极选择线，设置在该源区和漏区之间的半导体衬底上方。该源极选择线和漏极选择线分别与源区和漏区相邻设置。该非易失存储单元还包括单元栅极图案，设置在源极选择线与漏极选择线之间的半导体衬底上方；第一浮置杂质区，设置在位于源极选择线和单元栅极图案之间的间隙区下面的半导体衬底中；和第二浮置杂质区，设置在位于漏极选择线和单元栅极图案之间的间隙区下面的半导体衬底中。该单元栅极图案和选择线之间的距离小于选择线的宽度。

公开(公告)号：CN100576568C

公开(公告)日：2009-12-30

申请号：CN200610067866.X

申请日：2006-03-13

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱 ,  金龙泰 ,  姜盛泽 ,  徐辅永 ,  权赫基

IPC: H01L29/788 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42328 ,  H01L29/7885

Abstract: 披露了非易失性存储器件以及制造非易失性存储器件的方法。更具体地说，提供了这样一种分裂栅极储存器件，其具有的架构提供了增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。

公开(公告)号：CN101075620A

公开(公告)日：2007-11-21

申请号：CN200710103469.8

申请日：2007-05-18

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  柳铉基 ,  李龙圭

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: 本发明公开了一种非易失存储器集成电路器件及其制造方法。所述非易失存储器集成电路器件包括半导体衬底、字线和选择线、以及浮置结区、位线结区和公共源极区。半导体衬底具有多个基本矩形场区，且每个基本矩形场区的短边和长边分别平行于矩阵的行和列方向。字线和选择线在半导体衬底上平行于行方向延伸，字线穿过排列在行方向的多个基本矩形场区，且选择线部分重叠排列在矩阵的行方向的基本矩形场区，从而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下。浮置结区，形成于半导体衬底内在字线和选择线之间；位线结区，形成与浮置结区相对；和公共源极区，与浮置结区相对形成。

公开(公告)号：CN1599071A

公开(公告)日：2005-03-23

申请号：CN200410063137.8

申请日：2004-05-20

Applicant: 三星电子株式会社

Inventor： 姜盛泽 ,  韩晶昱 ,  尹胜范 ,  朴成佑

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7841

Abstract: 一种EEPROM单元结构，具有非均匀的栅极电介质厚度，可以包括：一半导体基板；基板上的一存储器晶体管和一选择晶体管；以及在基板中晶体管之间形成的并且部分地延伸到存储器晶体管下面的一浮动结；存储器晶体管中的一栅极电介质层，沿横向被安排到厚度为Ttunnel的隧道区中并且与浮动结的一部分重叠，厚度为Tnear＞Ttunnel并且位于隧道区旁边与该选择晶体管对应的近沟道区，以及厚度为Tfar＜Tnear并且位于近沟道层旁边与隧道区对应的远沟道区。一种制造这种EEPROM单元结构的相关的方法包括相应的步骤。

公开(公告)号：CN101075620B

公开(公告)日：2012-03-21

申请号：CN200710103469.8

申请日：2007-05-18

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  韩晶昱 ,  柳铉基 ,  李龙圭

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: 本发明公开了一种非易失存储器集成电路器件及其制造方法。所述非易失存储器集成电路器件包括半导体衬底、字线和选择线、以及浮置结区、位线结区和公共源极区。半导体衬底具有多个基本矩形场区，且每个基本矩形场区的短边和长边分别平行于矩阵的行和列方向。字线和选择线在半导体衬底上平行于行方向延伸，字线穿过排列在行方向的多个基本矩形场区，且选择线与排列在矩阵的行方向的基本矩形场区部分重叠，从而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下。浮置结区，形成于半导体衬底内在字线和选择线之间；位线结区，形成与浮置结区相对；和公共源极区，与浮置结区相对形成。

公开(公告)号：CN100517721C

公开(公告)日：2009-07-22

申请号：CN200510109674.6

申请日：2005-09-19

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱

IPC: H01L27/115 ,  H01L29/788 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L29/7885 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328

Abstract: 在一个实施例中，半导体器件包括具有第一结区和第二结区的半导体基板。在该基板上设置绝缘的浮置栅极。该浮置栅极至少与第一结区部分交叠。在浮置栅极上设置绝缘的编程栅极。编程栅极具有弯曲的上表面。半导体器件还包括设置在基板上并靠近浮置栅极的绝缘的擦除栅极。该擦除栅极与第二结区部分交叠。

公开(公告)号：CN1862784A

公开(公告)日：2006-11-15

申请号：CN200510070201.X

申请日：2005-05-10

Applicant: 三星电子株式会社

Inventor： 姜盛泽 ,  韩晶昱 ,  朴成佑

IPC: H01L21/76

CPC classification number: H01L21/76224 ,  H01L21/823481

Abstract: 提供了一种用于半导体器件的沟槽隔离。该器件包括在沟槽的内表面上形成的绝缘层，并包括至少一含N的CVD氧化物层，以及形成在绝缘层上的氮化物衬垫。