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公开(公告)号：CN107452687B
公开(公告)日：2022-06-21
申请号：CN201710271947.X
申请日：2017-04-24
Applicant: 三星电子株式会社
Abstract: 本发明提供一种半导体装置，所述半导体装置包括：半导体基板，包括主芯片区域及与主芯片区域相邻的划线通道区域，划线通道区域包括与主芯片区域相邻的第一区及与第一区相邻的第二区；绝缘层，安置在半导体基板上；第一压印结构，在绝缘层的与第一区对应的第一区域中安置在所述绝缘层的第一表面上；第二压印结构，在绝缘层的与第二区对应的第二区域中安置在所述绝缘层的第一表面上；以及挡坝结构，在与第一压印结构对应的位置处设置在绝缘层的第一区域中，挡坝结构在和绝缘层的与半导体基板相邻的第二表面所垂直的方向上延伸。
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公开(公告)号：CN111081640B
公开(公告)日：2025-05-02
申请号：CN201910649354.1
申请日：2019-07-18
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件及其制造方法，其中，通过减少或防止在小片锯切工艺中可能出现的裂纹的扩展而改善了可靠性和产量。所述半导体器件包括：衬底，其包括第一芯片区域和围绕所述第一芯片区域的划片道区域；位于所述第一芯片区域中的所述衬底上的第一低k绝缘膜，其包括介电常数小于氧化硅的介电常数的第一绝缘材料；位于所述划片道区域中的所述衬底上的布线结构，其包括第二低k绝缘膜和所述第二低k绝缘膜中的布线图案，所述第二低k绝缘膜包括所述第一绝缘材料；以及位于所述第一低k绝缘膜与所述布线结构之间的第一保护绝缘膜，其包括不同于所述第一绝缘材料的第二绝缘材料。
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公开(公告)号：CN110767636A
公开(公告)日：2020-02-07
申请号：CN201910201970.0
申请日：2019-03-15
Applicant: 三星电子株式会社
IPC: H01L25/065 , H01L25/18 , H01L23/498 , H01L23/488 , H01L23/49
Abstract: 一种半导体封装，包括：封装基板；多个外部连接，封装基板下方；主芯片，在封装基板上；至少一个从芯片，在主芯片上；多个第一凸块和多个第二凸块，在封装基板与主芯片之间；以及多根引线，将封装基板与至少一个从芯片相连。封装基板包括：多条第一路径，将多个第一凸块与多个外部连接相连；以及多条第二路径，将多个第二凸块与多根引线相连。封装基板的上表面包括沿第一方向延伸的第一边和第二边以及沿第二方向延伸的第三边和第四边。
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公开(公告)号：CN108573918A
公开(公告)日：2018-09-25
申请号：CN201810188499.1
申请日：2018-03-07
Applicant: 三星电子株式会社
IPC: H01L21/78 , H01L23/488
Abstract: 一种对衬底进行分割的方法包括：制备衬底，所述衬底包括具有划片槽区及器件区的晶体半导体层、位于所述晶体半导体层上的介电层以及与所述介电层实体接触且设置在所述晶体半导体层的所述划片槽区上的分隔结构；在所述晶体半导体层中形成非晶区；以及在形成所述非晶区之后，在所述晶体半导体层上执行研磨工艺。所述非晶区形成在所述晶体半导体层的所述划片槽区中。
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Patent Agency Ranking
公开(公告)号：CN108573918B
公开(公告)日：2023-07-28
申请号：CN201810188499.1
申请日：2018-03-07
Applicant: 三星电子株式会社
IPC: H01L21/78 , H01L23/488
Abstract: 一种对衬底进行分割的方法包括：制备衬底，所述衬底包括具有划片槽区及器件区的晶体半导体层、位于所述晶体半导体层上的介电层以及与所述介电层实体接触且设置在所述晶体半导体层的所述划片槽区上的分隔结构；在所述晶体半导体层中形成非晶区；以及在形成所述非晶区之后，在所述晶体半导体层上执行研磨工艺。所述非晶区形成在所述晶体半导体层的所述划片槽区中。
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公开(公告)号：CN115588655A
公开(公告)日：2023-01-10
申请号：CN202210790923.6
申请日：2022-07-05
Applicant: 三星电子株式会社
IPC: H01L23/433 , H01L23/367 , H01L25/18
Abstract: 提供了一种半导体封装，其包括：封装基板；中介层，安装在封装基板上；第一半导体芯片，安装在中介层上；多个第二半导体芯片，安装在中介层上以围绕第一半导体芯片的至少一部分；热辐射构件，布置在第一半导体芯片和所述多个第二半导体芯片上；以及热阻挡构件，从热辐射构件的一部分延伸并布置在第一半导体芯片和所述多个第二半导体芯片中的至少一个之间的第一空间以及所述多个第二半导体芯片中的至少两个之间的第二空间当中的至少一个空间中。
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公开(公告)号：CN110828392A
公开(公告)日：2020-02-21
申请号：CN201910635252.4
申请日：2019-07-15
Applicant: 三星电子株式会社
IPC: H01L23/31 , H01L23/528
Abstract: 本申请提供了半导体器件和半导体封装。半导体器件具有半导体芯片区域和切割线区域，所述半导体芯片区域包含半导体芯片和钝化膜的覆盖所述半导体芯片的第一部分，所述切割线区域包含连接到所述钝化膜的第一部分的所述钝化膜的第二部分、从钝化膜的第二部分的远端突出的第一绝缘膜、以及第一布线的至少一部分。第一绝缘膜的第一部分沿着钝化膜的第二部分的远端设置，第一绝缘膜的第二部分横向突出超过第一绝缘膜的第一部分，并且第一布线横向突出超出第一绝缘膜的第二部分。
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公开(公告)号：CN112420644A
公开(公告)日：2021-02-26
申请号：CN202010316950.0
申请日：2020-04-21
Applicant: 三星电子株式会社
IPC: H01L23/48 , H01L21/768
Abstract: 提供了一种半导体芯片，该半导体芯片包括：器件层，位于基底上，器件层包括多个半导体器件；布线结构和下布线间介电层，均位于器件层上，下布线间介电层围绕布线结构并且具有比氧化硅的介电常数低的介电常数；上布线间介电层，布置在下布线间介电层上；隔离凹陷，沿着基底的边缘布置，隔离凹陷形成在下布线间介电层和上布线间介电层的侧表面上，并且具有处于等于或低于下布线间介电层的底表面的水平的水平的底表面；以及覆盖介电层，覆盖下布线间介电层和上布线间介电层的侧表面以及隔离凹陷的底表面。
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