公开(公告)号：CN111800005B

公开(公告)日：2025-03-18

申请号：CN202010231529.X

申请日：2020-03-27

Applicant: 瑞萨电子株式会社

Inventor： 桥本和弥 ,  上嶋和也

IPC: H02M3/155 ,  H02M1/36 ,  H02M1/088

Abstract: 本公开的各实施例涉及半导体器件、电子系统装置及其驱动方法。电子系统装置包括半导体器件和用于生成电源电压的功率生成装置。半导体器件包括经由电源节点与功率生成装置耦合的控制电路以及与控制电路耦合的衬底偏置控制电路。电子系统装置包括DC‑DC转换器以及设置在电源节点和DC‑DC转换器之间的开关。控制电路在接收到电源电压后将开关设置为接通状态。在开关被控制为接通状态后，DC‑DC转换器接收电源电压。衬底偏置控制电路在DC‑DC转换器接收到电源电压前向控制电路提供衬底偏置电压。

公开(公告)号：CN111327325B

公开(公告)日：2025-03-14

申请号：CN201911156693.2

申请日：2019-11-22

Applicant: 瑞萨电子株式会社

Inventor： 饭冢洋一 ,  森下玄

IPC: H03M1/56

Abstract: 本文描述了半导体器件和系统。本发明提供一种具有能够加速的积分型A/D转换器的半导体器件。该半导体器件包括：用于发送低位计数器信号JC 的约翰逊计数器18；用于通过低位计数器信号JC 和低位锁存信号14来输出低位锁存结果信号的低位锁存电路11；用于通过低位锁存信号14来输出高位锁存信号15的确定电路12；用于发送高位计数器信号GR 的二进制格雷转换器电路20；以及用于通过高位计数器信号GR 和高位锁存信号15来输出高位锁存结果信号的高位锁存电路13。

公开(公告)号：CN109873633B

公开(公告)日：2025-03-14

申请号：CN201811363739.3

申请日：2018-11-16

Applicant: 瑞萨电子株式会社

Inventor： 武田晃一 ,  岩濑贵司

IPC: H03K19/0175

Abstract: 本公开的实施例涉及驱动电路、包括驱动电路的半导体器件以及驱动电路的控制方法。根据一个实施例，一种字线驱动器包括：第一反相器，其由第一电源电压驱动并且反相和输出译码信号；第二反相器，其由第二电源电压驱动并且反相和输出译码信号；第一PMOS晶体管，其被控制为基于第二反相器的输出信号而导通或关断；第一NMOS晶体管，其被控制为基于第一反相器的输出信号而导通或关断；以及第二PMOS晶体管，其设置在被提供有第二电源电压的电源电压端子与第一PMOS晶体管的栅极之间，并且与译码信号的下降同步地临时导通。

公开(公告)号：CN110750470B

公开(公告)日：2025-02-18

申请号：CN201910623456.6

申请日：2019-07-11

Applicant: 瑞萨电子株式会社

Inventor： 永井优

IPC: G06F13/32

Abstract: 本公开的实施例涉及一种半导体器件。存储器包括与第一OS相对应的第一描述符区域和第一数据区域、以及与第二OS相对应的第二描述符区域和第二数据区域。第二处理器将与存储在第二数据区域中的发送数据相对应的第一发送指令信息存储在第二描述符区域中，并且将第二描述符区域的第一更新通知发送到第一处理器。响应于第一更新通知，第一处理器读取存储在第二描述符区域中的第一发送指令信息，并且将第一发送指令信息存储在第一描述符区域中。由第一处理器控制的通信电路基于存储在第一描述符区域中的第一发送指令信息来执行存储在第二数据区域中的发送数据的发送过程。

公开(公告)号：CN119451564A

公开(公告)日：2025-02-14

申请号：CN202410735275.3

申请日：2024-06-07

Applicant: 瑞萨电子株式会社

Inventor： 白石信仁 ,  国宗依信 ,  加藤好美 ,  伊藤望 ,  杨梦楠 ,  园田贤一郎

IPC: H10N97/00

Abstract: 本公开涉及半导体器件及其制造方法。半导体器件包括第一介电膜、在第一介电膜上设置的电阻器元件以及在电阻器元件上设置的第二介电膜。电阻器元件包括硅、铬和碳。电阻器元件中的硅浓度从电阻器元件的中心部分朝向电阻器元件的上表面增加，并且从电阻器元件的中心部分朝向电阻器元件的下表面也增加。

公开(公告)号：CN119403194A

公开(公告)日：2025-02-07

申请号：CN202410842884.9

申请日：2024-06-27

Applicant: 瑞萨电子株式会社

Inventor： 长浜优

IPC: H10D64/01 ,  H10D64/00 ,  H10D64/27

Abstract: 本公开涉及制造半导体器件的方法。提高所述半导体器件的所述可靠性。场板电极FP经由绝缘膜IF1被形成在所述沟槽TR内部。所述场板电极FP的所述其他部分选择性地朝向所述沟槽TR的所述底部缩回，使得所述场板电极FP的一部分保留为引出部分FPa。氧化硅膜OX1通过热氧化被形成在所述场板电极FP的所述上表面上。位于所述半导体衬底SUB的所述上表面TS上的所述绝缘膜IF1和所述氧化硅膜OX1被去除，并且所述绝缘膜IF1被缩回，使得其上表面位置低于所述场板电极FP的所述上表面位置。

公开(公告)号：CN119403142A

公开(公告)日：2025-02-07

申请号：CN202410996758.9

申请日：2024-07-24

Applicant: 瑞萨电子株式会社

Inventor： 松浦仁

IPC: H10D12/00 ,  H10D62/10 ,  H10D12/01

Abstract: 本公开涉及半导体器件及其制造方法。提供了一种包括具有改进的开关特性的IGBT的半导体器件。在有源单元的半导体衬底内部形成的沟槽内部，通过栅极绝缘膜形成沟槽栅极电极和沟槽发射极电极。n型孔隔离区被形成在位于沟槽之间的半导体衬底内部。p型基极区被形成在孔隔离区内部。n型发射极区被形成在基极区内部。p型浮置区被形成在无源单元的半导体衬底内部。浮置区的深度比沟槽的每个深度浅，并且比基极区的深度深。

公开(公告)号：CN119300436A

公开(公告)日：2025-01-10

申请号：CN202410871728.5

申请日：2024-07-01

Applicant: 瑞萨电子株式会社

Inventor： 古谷启一

IPC: H10D62/10 ,  H10D8/25 ,  H10D8/01 ,  H10D84/00 ,  H10D84/03

Abstract: 本公开涉及半导体器件及其制造方法。半导体器件包括p型半导体本体、p型半导体本体上的n型埋层和n型埋层上的p型半导体层。DTI区域穿透p型半导体层和n型埋层，并且到达p型半导体本体。作为齐纳二极管的阴极区域的n型半导体区域和齐纳二极管的p型阳极区域被形成在半导体层中。p型阳极区域包括形成在n型半导体区域下方的p型第一半导体区域和形成在p型第一半导体区域下方的p型第二半导体区域。PN结被形成在p型第一半导体区域和n型半导体区域之间。p型第二半导体区域的杂质浓度高于p型第一半导体区域的杂质浓度。

公开(公告)号：CN111354784B

公开(公告)日：2024-12-31

申请号：CN201911258253.8

申请日：2019-12-10

Applicant: 瑞萨电子株式会社

Inventor： 高桥裕治 ,  渡边正树 ,  佐原政司 ,  山田健太郎 ,  坂下正树 ,  前田真一 ,  山田义明

IPC: H01L29/40 ,  H01L29/43

Abstract: 本公开实施例涉及半导体器件及其制造方法。具有包括Au‑Sb合金的背电极的半导体器件的特性被改进。该半导体器件具有半导体衬底和该包括Au‑Sb合金层的背电极。背电极被形成在半导体衬底上。Au‑Sb合金层中的Sb浓度等于或大于15wt％，并且等于或小于37wt％。Au‑Sb合金层的厚度等于或大于20nm，并且等于或小于45nm。

公开(公告)号：CN119153403A

公开(公告)日：2024-12-17

申请号：CN202410555735.4

申请日：2024-05-07

Applicant: 瑞萨电子株式会社

Inventor： 小清水亮 ,  椿茂树

IPC: H01L21/822 ,  H01L27/07

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。光电二极管的阳极区和阴极区形成在半导体衬底中。在半导体衬底的主表面处，多个第一STI区形成在阴极区上，并且氧化物膜形成在多个第一STI区之间。屏蔽电极形成在多个第一STI区和氧化物膜上。多个第一STI区中的每个第一STI区的厚度比第二STI区的厚度小。