公开(公告)号：CN111354784B

公开(公告)日：2024-12-31

申请号：CN201911258253.8

申请日：2019-12-10

Applicant: 瑞萨电子株式会社

Inventor： 高桥裕治 ,  渡边正树 ,  佐原政司 ,  山田健太郎 ,  坂下正树 ,  前田真一 ,  山田义明

IPC: H01L29/40 ,  H01L29/43

Abstract: 本公开实施例涉及半导体器件及其制造方法。具有包括Au‑Sb合金的背电极的半导体器件的特性被改进。该半导体器件具有半导体衬底和该包括Au‑Sb合金层的背电极。背电极被形成在半导体衬底上。Au‑Sb合金层中的Sb浓度等于或大于15wt％，并且等于或小于37wt％。Au‑Sb合金层的厚度等于或大于20nm，并且等于或小于45nm。

公开(公告)号：CN107039339A

公开(公告)日：2017-08-11

申请号：CN201610957885.3

申请日：2016-10-27

Applicant: 瑞萨电子株式会社

Inventor： 前田真一

IPC: H01L21/78 ,  H01L21/331 ,  H01L29/06

CPC classification number: H01L21/8222 ,  H01L21/324 ,  H01L27/082 ,  H01L29/0813 ,  H01L29/66303 ,  H01L29/732 ,  H01L29/66272 ,  H01L21/78 ,  H01L29/0684

Abstract: 本发明公开了一种制造半导体器件的方法，防止了当用一个半导体晶圆制造具有晶体管的预定数量的半导体芯片时，由于用半导体晶圆制造过量的半导体芯片，导致半导体器件的制造成本增加。在可通过一个曝光步骤被曝光的曝光区中的第一芯片形成区中形成包括具有第一面积的第一发射极区的第一双极晶体管，并且在曝光区中的第二芯片形成区中包括形成具有与第一面积不同的第二面积的第二发射极区的第二双极晶体管。

公开(公告)号：CN111354784A

公开(公告)日：2020-06-30

申请号：CN201911258253.8

申请日：2019-12-10

Applicant: 瑞萨电子株式会社

Inventor： 高桥裕治 ,  渡边正树 ,  佐原政司 ,  山田健太郎 ,  坂下正树 ,  前田真一 ,  山田义明

IPC: H01L29/40 ,  H01L29/43

Abstract: 本公开实施例涉及半导体器件及其制造方法。具有包括Au-Sb合金的背电极的半导体器件的特性被改进。该半导体器件具有半导体衬底和该包括Au-Sb合金层的背电极。背电极被形成在半导体衬底上。Au-Sb合金层中的Sb浓度等于或大于15wt％，并且等于或小于37wt％。Au-Sb合金层的厚度等于或大于20nm，并且等于或小于45nm。

公开(公告)号：CN107863342A

公开(公告)日：2018-03-30

申请号：CN201710706315.1

申请日：2017-08-17

Applicant: 瑞萨电子株式会社

Inventor： 前田真一

IPC: H01L27/06 ,  H01L23/522

CPC classification number: H01L23/5223 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/76877 ,  H01L27/067 ,  H01L27/082 ,  H01L28/60 ,  H01L27/0647 ,  H01L28/40

Abstract: 本发明涉及一种半导体器件及其制造方法。在具有电容元件的半导体器件中，通过减薄电容元件的电极之间的绝缘膜且增厚层间绝缘膜而避免由寄生MOSFET的产生导致的泄漏电流的增大。半导体器件具备包括：形成在电容元件区中的半导体衬底的主表面上的下电极；以及通过氮化硅膜和包括在不同于电容元件区的区域中的半导体衬底上的氧化硅膜、氮化硅膜及氧化硅膜的层间绝缘膜，正好形成在下电极上的上电极。