公开(公告)号：CN110750470B

公开(公告)日：2025-02-18

申请号：CN201910623456.6

申请日：2019-07-11

Applicant: 瑞萨电子株式会社

Inventor： 永井优

IPC: G06F13/32

Abstract: 本公开的实施例涉及一种半导体器件。存储器包括与第一OS相对应的第一描述符区域和第一数据区域、以及与第二OS相对应的第二描述符区域和第二数据区域。第二处理器将与存储在第二数据区域中的发送数据相对应的第一发送指令信息存储在第二描述符区域中，并且将第二描述符区域的第一更新通知发送到第一处理器。响应于第一更新通知，第一处理器读取存储在第二描述符区域中的第一发送指令信息，并且将第一发送指令信息存储在第一描述符区域中。由第一处理器控制的通信电路基于存储在第一描述符区域中的第一发送指令信息来执行存储在第二数据区域中的发送数据的发送过程。

公开(公告)号：CN110750470A

公开(公告)日：2020-02-04

申请号：CN201910623456.6

申请日：2019-07-11

Applicant: 瑞萨电子株式会社

Inventor： 永井优

IPC: G06F13/32

Abstract: 本公开的实施例涉及一种半导体器件。存储器包括与第一OS相对应的第一描述符区域和第一数据区域、以及与第二OS相对应的第二描述符区域和第二数据区域。第二处理器将与存储在第二数据区域中的发送数据相对应的第一发送指令信息存储在第二描述符区域中，并且将第二描述符区域的第一更新通知发送到第一处理器。响应于第一更新通知，第一处理器读取存储在第二描述符区域中的第一发送指令信息，并且将第一发送指令信息存储在第一描述符区域中。由第一处理器控制的通信电路基于存储在第一描述符区域中的第一发送指令信息来执行存储在第二数据区域中的发送数据的发送过程。