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公开(公告)号：CN118862760A
公开(公告)日：2024-10-29
申请号：CN202410848707.1
申请日：2024-06-27
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F30/327 , G06F11/18
Abstract: 一种基于改进KL算法的选择性三模冗余方法，通过对电路节点的软错误敏感度进行分析，通过拓扑准则和改进KL算法将节点分为SEU敏感和SEU不敏感两类，并只对SEU敏感的节点插入三模冗余结构，基于改进KL算法的选择性三模冗余方法可以兼顾抗SEU能力和冗余后硬件开销两方面的考量，相较于全三模冗余方法占用资源多的缺点，选择性三模冗余可以节省大量的额外开销，同时又能达到电路抗单粒子可靠性要求。
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公开(公告)号：CN118631216A
公开(公告)日：2024-09-10
申请号：CN202410589270.4
申请日：2024-05-13
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明涉及一种抗单粒子多位翻转的锁存器电路，该锁存器电路包括：时钟控制反相器电路，由时钟信号CK1、CK2控制时钟控制反相器电路的导通或关闭，在导通时将数据信号传输至锁存单元；锁存单元，从时钟控制反相器电路接收数据信号，通过控制时钟信号CK1、CK2进行数据信号的锁存；SEU监控单元，监测锁存单元内部数据敏感节点是否发生单粒子翻转，若被监测锁存单元出现单粒子翻转，则通过片选控制单元将数据通道切换至其他锁存单元；片选控制单元，根据SEU监控单元的监测结果控制锁存单元输出的开启或关闭；反相器电路，对片选控制单元输出的数据信号，或时钟信号进行反相；本发明具有良好的单粒子加固能力，可实现抗单粒子多位翻转。
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公开(公告)号：CN118282385A
公开(公告)日：2024-07-02
申请号：CN202410352585.7
申请日：2024-03-26
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H03K19/094 , H03K19/20
Abstract: 本发明涉及一种冗余自恢复的抗多节点和时钟信号单粒子翻转锁存器，包括输入电路、第一锁存电路、第二锁存电路、输出电路、第一时钟信号电路CLK1和第二时钟信号电路CLK2，本发明将时钟信号电路进行冗余，分为两个相同的时钟信号电路CLK1及CLK2，第一锁存电路和第二锁存电路的工作状态由两个时钟信号电路的时钟信号控制，通过增加一条冗余锁存电路和一条冗余传输电路使得锁存器可以抵抗多节点单粒子翻转并具有自恢复的能力；冗余时钟信号电路使得锁存器可以抵抗时钟信号单粒子翻转。
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公开(公告)号：CN117761516A
公开(公告)日：2024-03-26
申请号：CN202311423998.1
申请日：2023-10-30
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G01R31/311 , G01R31/28
Abstract: 本发明公开了一种评估可重构芯片单粒子功能错误敏感区间的方法，包括：使可重构芯片执行一个典型测试程序；分别对可重构芯片中的各功能模块进行激光辐照试验，获取各功能模块的单粒子功能错误饱和截面；使可重构芯片执行下一个典型测试程序，并重复上述步骤，直至执行完所有的典型测试程序；根据各典型测试程序下的单粒子功能错误饱和截面，得到各功能模块的单粒子功能错误敏感区间。本发明还公开了评估可重构芯片单粒子功能错误敏感区间的系统，包括程控电源模块、上位机控制中心模块和控制区模块。本发明能够得到可重构芯片的单粒子功能错误敏感区间，对于可重构芯片整体性能的评估提供重要支撑。
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公开(公告)号：CN116886275A
公开(公告)日：2023-10-13
申请号：CN202310484311.9
申请日：2023-04-28
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H04L9/08
Abstract: 本发明属于FPGA安全领域，具体涉及一种FPGA比特流加解密系统安全性评估的方法和装置，旨在解决现有的FPGA芯片存在加密比特流被解析的风险，若无法有效检测，会造成极大的安全性隐患的问题。本发明方法包括：获取加密比特流，作为第一比特流；基于明文比特流中各子功能对应的位置，对第一比特流进行密文修改，得到第二比特流；对第二比特流进行解密，并读取解密后的第二比特流的片段，作为第三比特流；将第三比特流与明文比特流进行比对，根据比对结果得到目标FPGA芯片其对应的比特流加解密系统的安全性。本发明实现了对FPGA芯片中可能被解析的加密比特流的有效检测，即评估，提升了FPGA芯片的安全性。
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Patent Agency Ranking
公开(公告)号：CN116545418A
公开(公告)日：2023-08-04
申请号：CN202310369146.2
申请日：2023-04-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K3/3562 , H03K3/011
Abstract: 本发明公开了一种抗单粒子瞬态和抗单粒子翻转的抗辐射加固触发器电路，包括：反相器电路、时钟控制反相器电路、锁存单元、延迟电路和驱动反相器电路；第一反相器电路的输出端接第一时钟控制反相器电路的输入端和延迟电路的输入端；延迟电路的输出端接第二时钟控制反相器电路的输入端；第一时钟控制反相器电路的输出端接第一锁存单元和第三时钟控制反相器电路；第二时钟控制反相器电路的输出端接第一锁存单元和第四时钟控制反相器电路；第四时钟控制反相器电路的输出端接第二锁存单元；第三时钟控制反相器电路的输出端接第二锁存单元和驱动反相器电路。本发明可同时实现抗单粒子翻转加固和抗单粒子瞬态加固。
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公开(公告)号：CN115616389A
公开(公告)日：2023-01-17
申请号：CN202211177013.7
申请日：2022-09-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/3185
Abstract: 一种基于扫描链的抗辐照FPGA中可编程逻辑块的测试方法。包括对可编程逻辑块中寄存器、LUT以及MUX的测试。对于寄存器的测试可以直接将其变成扫描寄存器，再通过扫描链进行测试。对于LUT的测试，测试输入利用外围互联线连接到外部IO，测试输出利用逻辑单元中的寄存器捕获串行移到片外。对于寄存器后MUX的测试，利用外部互连线将MUX的输出连接到LUT的输入端。利用测试点捕获输出并串行移到片外。本发明采用的插入扫描链的测试方法只会增加额外的引脚并没有改变原有的电路结构，可以同时对多个寄存器故障定位，在测试电路中使用抗单粒子翻转的加固触发器以及加固SRAM。更好的满足用户对产品连续不间断稳定运行的要求。
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公开(公告)号：CN115547401A
公开(公告)日：2022-12-30
申请号：CN202211139602.6
申请日：2022-09-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C29/56
Abstract: 本申请涉及阻变存储器领域，具体公开了一种阻变存储器总剂量辐射测试方法，包括：将对多个阻变存储器进行分组，得到M组阻变存储器，每组阻变存储器包括N个阻变存储器，M组阻变存储器分别对应M个初始阻态；对M组阻变存储器进行总剂量辐射实验；对M组阻变存储器进行循环耐受性实验，循环耐受性实验的结果用于指示阻变存储器的与总剂量辐射相关的测试结果。通过该测试方法，可以模拟阻变存储器受到总剂量辐射后的耐受性变化，以对阻变存储器在总剂量辐射环境中的应用提供优化方案。
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公开(公告)号：CN108718195B
公开(公告)日：2022-05-13
申请号：CN201810340480.4
申请日：2018-04-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种采用可配置启动电路的电荷泵锁相环。该电荷泵锁相环在锁相环路工作前，通过可配置启动电路B107对环路滤波器B103充电，产生启动电压，驱动振荡器偏置生成电路B104生成偏置电压，控制压控振荡器B105起振，使压控振荡器预先在接近目标频率的特定频率下起振，完成锁相环的启动。本发明与传统的电荷泵锁相环相比，用户能够根据实际需求，在锁相环开始正式工作之前，就通过配置信号使压控振荡器工作在特定的频率下，从而在锁相环开始工作之后加速锁相环的锁定过程。
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公开(公告)号：CN105741872B
公开(公告)日：2019-07-23
申请号：CN201610070791.4
申请日：2016-02-02
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 适用于宇航用FPGA的加固配置存储器阵列及配置方法，其中配置存储器阵列采用DICE单元实现配置存储器阵列的单粒子加固，降低了单粒子对配置存储器阵列的影响。配置方法是在配置存储器阵列上电之前，通过列地址译码电路与帧数据寄存器使所有的配置存储器单元处于写0状态，上电时，由于外部工作条件的诱导效应，所有的DICE单元在上电后初始状态全部为0，避免了上电后FPGA互连矩阵由于配置存储器单元初始状态不确定导致的逻辑冲突，从而有效解决了FPGA的上电浪涌电流问题，降低了使用FPGA的系统的设计难度，提高了宇航用FPGA工作的可靠性。
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