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公开(公告)号：CN117786769A
公开(公告)日：2024-03-29
申请号：CN202311667489.3
申请日：2023-12-06
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种面向FPGA芯片的硬件木马检测系统，包括：综合模块、子模块划分模块、仿真模块、木马检测模块和验证文件生成模块；其中，综合模块，对输入的待检测FPGA设计进行存储、读取、调用和综合处理，输出综合后网表文件；子模块划分模块，将输入的综合后网表文件进行处理，生成待检测子模块文件；仿真模块，根据外部输入的线性反馈位移寄存器文件和仿真库文件，以及子模块划分模块输出的待检测子模块设计文件，生成仿真结果文件；木马检测模块，根据仿真结果文件，生成检测结果；验证文件生成模块，根据检测结果，检测是否存在木马节点，若是，则生成用于验证木马节点的断言文件并输出；若否，则结束。
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公开(公告)号：CN113505561B
公开(公告)日：2024-11-05
申请号：CN202110738637.0
申请日：2021-06-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/394 , G06F30/398
Abstract: 本发明涉及一种软错误感知的FPGA布局布线方法，先完成对FPGA内布线资源发生的软错误的分析与建模；基于对软错误模型的研究，在布局布线过程中引入抗辐射因子，增加布局布线方法的软错误感知能力；针对布局过程中因随机过程和迭代而导致的收敛慢的问题，使用直接过程加强化学习的方法对布局流程进行优化，使布局过程更加智能高效；针对布线速度慢的问题，在新型重布线策略的基础上对不同特征的线网进行递归划分，进而采取不同的并行布线策略完成并行布线过程。该布局布线方法具有软错误感知的能力，可以缓解因FPGA内布线资源发生软错误而对电路性能造成的影响，同时能够在增加系统智能化程度的基础上，降低系统编译时间。
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公开(公告)号：CN113886158B
公开(公告)日：2024-04-02
申请号：CN202111145489.8
申请日：2021-09-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22 , G06F11/263
Abstract: 本发明涉及一种自动化的FPGA故障注入测试系统以及方法，该方法包括通过上位机软件读取待测电路文件；提取其中的输入输出信号等用户设计相关的信息；根据提取的信息自动生成用户设计控制电路，并与预定义的故障注入控制电路进行互连结合，自动生成完整的故障注入系统文件；通过Tcl脚本自动执行下位机硬件的综合实现过程；从而实现故障注入系统的自动化生成。本发明降低了故障注入系统的开发难度和使用门槛，节省了手工搭建故障注入系统的繁琐，使得设计人员无需深入研究复杂的FPGA设计方法，无需具备电路设计基础，即可方便进行故障注入系统的开发与搭建，提升了故障注入系统的使用范围，设计人员可以快速便捷地评估FPGA电路的可靠性。
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公开(公告)号：CN117131811A
公开(公告)日：2023-11-28
申请号：CN202311035740.4
申请日：2023-08-16
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/30 , G06F115/12
Abstract: 本发明涉及一种面向Verilog中Case语句的综合方法，首先对器件工艺库和包含Case语句的网表文件进行解析，得到描述Case语句的数据矩阵和地址矩阵，并构建保留“default”项的矩阵MatD和将“default”项展开的矩阵MatE；根据当前Case语句的规模，确定分解策略并分解；循环直至Case语句分解完毕，最后对分解得到的网络进行通用优化，并输出网表文件。本发明能够有效处理不同规模的Case语句，在给定工艺下，减小门级网表的延迟和面积，提升网表运行效率。
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公开(公告)号：CN116886275A
公开(公告)日：2023-10-13
申请号：CN202310484311.9
申请日：2023-04-28
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H04L9/08
Abstract: 本发明属于FPGA安全领域，具体涉及一种FPGA比特流加解密系统安全性评估的方法和装置，旨在解决现有的FPGA芯片存在加密比特流被解析的风险，若无法有效检测，会造成极大的安全性隐患的问题。本发明方法包括：获取加密比特流，作为第一比特流；基于明文比特流中各子功能对应的位置，对第一比特流进行密文修改，得到第二比特流；对第二比特流进行解密，并读取解密后的第二比特流的片段，作为第三比特流；将第三比特流与明文比特流进行比对，根据比对结果得到目标FPGA芯片其对应的比特流加解密系统的安全性。本发明实现了对FPGA芯片中可能被解析的加密比特流的有效检测，即评估，提升了FPGA芯片的安全性。
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Patent Agency Ranking
公开(公告)号：CN115080318A
公开(公告)日：2022-09-20
申请号：CN202210674247.6
申请日：2022-06-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22 , G06F11/263 , G11C19/28
Abstract: 本发明提供了一种FPGA故障注入与故障定位方法、装置、设备、存储介质，方法包括：获取用户设计所使用FPGA中资源的Tile级坐标；利用FPGA的特征参数将资源的Tile级坐标转化为相应的帧地址和起始位偏移；对所使用资源的配置位进行逐位翻转注入，并记录每一配置位注入之后FPGA输出的数据；根据FPGA输出的数据确定会导致FPGA功能异常的配置位，反推出所有由于故障注入而出错的Tile级资源坐标，进而反推出资源对应的用户设计。本发明通过通用的Tile级资源坐标转化方式，使故障注入与故障定位适用于不同型号的SRAM型FPGA，大大提高了通用性，并且根据故障注入之后的结果信息能够自动反推出敏感的用户设计，方便设计人员对FPGA设计的可靠性进行评估，为后续的加固措施提供依据。
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公开(公告)号：CN114970422A
公开(公告)日：2022-08-30
申请号：CN202210333437.1
申请日：2022-03-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/347
Abstract: 本发明属于集成电路领域，具体涉及一种基于强化学习的FPGA布局方法:首先,根据输入的网表文件，提取出FPGA设计电路中所包含的逻辑单元，进而完成逻辑单元的初始化布局操作；针对传统模拟退火方法布局收敛慢的问题，提出了多种搜索区域构建方法，能够有效提升布局解空间的搜索效率；在此基础上，提出了一种基于强化学习的最优搜索区域选择方法，能够自适应地选择出最优的搜索区域执行逻辑单元的交换操作。该布局方法能够在保持所需要的线长与关键路径延时的情形下，大幅度降低FPGA布局所需花费的时间。
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公开(公告)号：CN113505561A
公开(公告)日：2021-10-15
申请号：CN202110738637.0
申请日：2021-06-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/394 , G06F30/398
Abstract: 本发明涉及一种软错误感知的FPGA布局布线方法，先完成对FPGA内布线资源发生的软错误的分析与建模；基于对软错误模型的研究，在布局布线过程中引入抗辐射因子，增加布局布线方法的软错误感知能力；针对布局过程中因随机过程和迭代而导致的收敛慢的问题，使用直接过程加强化学习的方法对布局流程进行优化，使布局过程更加智能高效；针对布线速度慢的问题，在新型重布线策略的基础上对不同特征的线网进行递归划分，进而采取不同的并行布线策略完成并行布线过程。该布局布线方法具有软错误感知的能力，可以缓解因FPGA内布线资源发生软错误而对电路性能造成的影响，同时能够在增加系统智能化程度的基础上，降低系统编译时间。
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公开(公告)号：CN112597514A
公开(公告)日：2021-04-02
申请号：CN202011529518.6
申请日：2020-12-22
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开一种易于私有化定制部署的文档协同系统，其特征在于，包括：管理模块，用于进行用户权限信息和文档权限信息的管理；文档服务器模块，用于存储系统内所有文档，以及通过web端访问、操作所存储的文档；数据库模块，用于存储用户的个人信息、用户的权限信息、文档目录的权限信息、文档的权限信息以及文档在文档服务器内的地址信息；通过数据库模块，管理模块、文档服务器模块的结合使用可以实现定制化文档协同系统。本发明部署简单，使用成本、维护成本都很低，适用于企业内文档协同办公使用。
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公开(公告)号：CN118551373A
公开(公告)日：2024-08-27
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
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