-
公开(公告)号：CN118551373A
公开(公告)日：2024-08-27
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
-
公开(公告)号：CN116796678A
公开(公告)日：2023-09-22
申请号：CN202310768580.8
申请日：2023-06-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/347 , G06F30/343 , G06F111/06
Abstract: 一种基于解析式技术的FPGA布局方法，首先对综合后的网表文件进行解析，完成对网表文件中所包含的逻辑单元的提取。将逻辑单元的布局问题建模为半周线长的二次优化问题进行求解，得到逻辑单元的初始位置坐标。在此基础上，通过建立源割以及目标割间的映射关系，完成对逻辑单元位置合法化的操作，得到逻辑单元最终的布局位置，最终将布局结果按照特定的格式输出到布局结果文件中。本发明利用解析式方法完成对FPGA逻辑单元的自动布局，能够大幅度提升布局方法的运行效率。
-
公开(公告)号：CN112034331B
公开(公告)日：2023-04-18
申请号：CN202010826182.3
申请日：2020-08-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/319
Abstract: 一种基于FPGA的电路模块测试方法，包括步骤：1)获取目标电路模块的电路网表；2)获取测试电路模块的电路网表；3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。本发明模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，从而使测试结果更准确。
-
公开(公告)号：CN112034331A
公开(公告)日：2020-12-04
申请号：CN202010826182.3
申请日：2020-08-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/319
Abstract: 一种基于FPGA的电路模块测试方法，包括步骤：1)获取目标电路模块的电路网表；2)获取测试电路模块的电路网表；3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。本发明模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，从而使测试结果更准确。
-
公开(公告)号：CN118551373B
公开(公告)日：2025-04-15
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
-
Patent Agency Ranking
公开(公告)号：CN113505560B
公开(公告)日：2023-10-03
申请号：CN202110691125.3
申请日：2021-06-22
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/394 , G06F30/398
Abstract: 本发明涉及一种FPGA布线拥塞预测方法及系统，包括：首先将FPGA布线拥塞预测问题建模为图像转换问题；根据所述图像转换问题，提取出所需要的特征信息参数；定义循环一致性生成对抗网络模型对所述图像转换问题进行求解，得到布线拥塞预测的结果。通过本发明所设计的FPGA布线拥塞预测方法及系统，可以在布局阶段根据一系列的中间及结果文件，对布线拥塞的结果进行精准预测，从而降低布线迭代所需耗费的时间，进一步提升FPGA EDA工具的工作效率，为FPGA的健康可持续发展提供有力支撑。
-
公开(公告)号：CN114879957A
公开(公告)日：2022-08-09
申请号：CN202210302675.6
申请日：2022-03-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种利用可扩展标签语言编辑Eclipse界面及调用工具的方法，利用编写好的XML文件对Eclipse界面进行设计开发，生成一个菜单界面，包括：菜单中的层次关系，每个菜单项的图标以及功能函数调用；或在Eclipse中调用外部工具，并为每个工具创建和传递参数，将配置参数以及外部工具调用指令以命令行的形式输出，完成后将生成结果在Eclipse中显示；或指定输入文件及文件类型，调用Eclipse的插件开发接口，完成对界面工具的使用。本方法中限定了Eclipse界面的布局，只需要利用XML文件创建或编辑界面中的不同元素并指定元素类型及属性，无需再进行排版设计、界面布局，从而减轻了界面设计的复杂程度；通过XML代码调用外部工具或使用Eclipse插件来完成功能设计，简化了代码设计过程，提高开发效率。
-
公开(公告)号：CN117873614A
公开(公告)日：2024-04-12
申请号：CN202311747138.3
申请日：2023-12-18
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种FPGA芯片内部资源可视化方法，包括获取FPGA芯片内部的资源信息，然后将获取到的资源信息进行编码，并在开始资源图形绘制时进行解码，然后对资源信息分类，依次设置绘制信息，并转化为同一类型数据，最后对这些数据进行统一渲染，得到芯片资源图像。该方法通过编码和解码的方式降低了在绘制时所使用的数据量，并采用转化为同一类型数据后统一渲染的方式实现所有图形的统一绘制，最终较为精确的绘制了芯片内部各个物理资源的位置和区别，以便于开发人员可以更好的优化电路。
-
公开(公告)号：CN117729106A
公开(公告)日：2024-03-19
申请号：CN202311578712.7
申请日：2023-11-23
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H04L41/0803 , H04L41/0823 , H04L69/08
Abstract: 本发明涉及一种针对硬件链路的通用型JTAG下载系统以及方法，属于集成电路设计领域。上位机根据接口配置文件配置下载器，向下载器发送扫描指令；下载器扫描待下载硬件链路，获得待下载目标芯片的个数及每个待下载目标片对应的IDCODE，反馈给上位机；上位机根据收到的IDCODE信息，索引待下载目标芯片的名称、器件类型，根据待下载目标芯片的个数及器件类型，自动化生成目标芯片配置文件和下载函数，根据目标芯片配置文件配置待下载目标芯片，调用下载函数将待下载目标芯片的码流传输至下载器；下载器将待下载目标芯片的码流转换为JTAG形式，通过JTAG接口传输至待下载目标芯片。
-
公开(公告)号：CN113886158A
公开(公告)日：2022-01-04
申请号：CN202111145489.8
申请日：2021-09-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22 , G06F11/263
Abstract: 本发明涉及一种自动化的FPGA故障注入测试系统以及方法，该方法包括通过上位机软件读取待测电路文件；提取其中的输入输出信号等用户设计相关的信息；根据提取的信息自动生成用户设计控制电路，并与预定义的故障注入控制电路进行互连结合，自动生成完整的故障注入系统文件；通过Tcl脚本自动执行下位机硬件的综合实现过程；从而实现故障注入系统的自动化生成。本发明降低了故障注入系统的开发难度和使用门槛，节省了手工搭建故障注入系统的繁琐，使得设计人员无需深入研究复杂的FPGA设计方法，无需具备电路设计基础，即可方便进行故障注入系统的开发与搭建，提升了故障注入系统的使用范围，设计人员可以快速便捷地评估FPGA电路的可靠性。
-
-
-
-
-
-
-
-
-
Search Results
27
records
(took 0.041 seconds)
