公开(公告)号：CN116796678A

公开(公告)日：2023-09-22

申请号：CN202310768580.8

申请日：2023-06-27

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 田春生 ,  陈雷 ,  王硕 ,  周婧 ,  张瑶伟 ,  王卓立 ,  周冲 ,  庞永江 ,  马筱婧 ,  杜忠 ,  张璐 ,  席培培

IPC: G06F30/347 ,  G06F30/343 ,  G06F111/06

Abstract: 一种基于解析式技术的FPGA布局方法，首先对综合后的网表文件进行解析，完成对网表文件中所包含的逻辑单元的提取。将逻辑单元的布局问题建模为半周线长的二次优化问题进行求解，得到逻辑单元的初始位置坐标。在此基础上，通过建立源割以及目标割间的映射关系，完成对逻辑单元位置合法化的操作，得到逻辑单元最终的布局位置，最终将布局结果按照特定的格式输出到布局结果文件中。本发明利用解析式方法完成对FPGA逻辑单元的自动布局，能够大幅度提升布局方法的运行效率。

公开(公告)号：CN117453281A

公开(公告)日：2024-01-26

申请号：CN202311227240.0

申请日：2023-09-21

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 郭涛 ,  周海洋 ,  余裕鑫 ,  田春生 ,  王卓立 ,  张瑶伟 ,  冯涵旭 ,  张雪婷 ,  王硕 ,  杜忠

IPC: G06F8/76 ,  G06F8/36 ,  G06F15/78

Abstract: 本发明公开了一种从嵌入式操作系统结构化设备驱动向非结构化设备驱动移植的方法，属于嵌入式操作系统兼容技术领域。该方法以一种对嵌入式平台和外围设备具有统一管理体系的嵌入式操作系统结构化的设备驱动为输入，分析嵌入式操作系统结构化设备驱动中各个部分，以更精细的粒度划分驱动代码，根据非结构化设备驱动的函数接口重新组合封装，实现对嵌入式平台和外围设备没有统一管理体系的非结构化设备驱动对新设备和复杂设备的驱动开发，化简了代码设计难度，提高开发效率，缩短开发时间。

公开(公告)号：CN117131811A

公开(公告)日：2023-11-28

申请号：CN202311035740.4

申请日：2023-08-16

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 王卓立 ,  陈雷 ,  王硕 ,  周婧 ,  田春生 ,  张瑶伟 ,  周冲 ,  庞永江 ,  马筱婧 ,  冯涵旭 ,  杜忠 ,  张璐 ,  席陪陪

IPC: G06F30/30 ,  G06F115/12

Abstract: 本发明涉及一种面向Verilog中Case语句的综合方法，首先对器件工艺库和包含Case语句的网表文件进行解析，得到描述Case语句的数据矩阵和地址矩阵，并构建保留“default”项的矩阵MatD和将“default”项展开的矩阵MatE；根据当前Case语句的规模，确定分解策略并分解；循环直至Case语句分解完毕，最后对分解得到的网络进行通用优化，并输出网表文件。本发明能够有效处理不同规模的Case语句，在给定工艺下，减小门级网表的延迟和面积，提升网表运行效率。

公开(公告)号：CN119849392A

公开(公告)日：2025-04-18

申请号：CN202411812271.7

申请日：2024-12-10

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 冯涵旭 ,  陈雷 ,  王硕 ,  周婧 ,  田春生 ,  庞永江 ,  肖克 ,  步远航 ,  王卓立 ,  马筱婧 ,  张瑶伟 ,  周冲

IPC: G06F30/327 ,  G06N3/006 ,  G06N5/04

Abstract: 本发明提供了一种基于遗传算法的调试信号选择方法，包括：解析目标电路门级网表，将网表中所有寄存器按顺序进行二进制编码，一个二进制编码作为一个基因，形成基因库；根据拟选择调试信号数量、基因库和种群规模，随机初始化种群，并确定初始化种群中每个个体的恢复率；对初始化种群中的个体进行选择、交叉、变异以生成新种群；确定新种群中每个个体的恢复率，判断是否满足停止条件；若满足停止条件，选择恢复率最高个体的基因组合作为拟选择调试信号，若不满足停止条件，则重复初始化种群及种群中个体选择、交叉、变异过程，至满足停止条件。本发明解决了现有调试信号选择方法中存在的选择出的调试信号组可恢复程度不高以及运行速度慢的问题。

公开(公告)号：CN119849400A

公开(公告)日：2025-04-18

申请号：CN202411811231.0

申请日：2024-12-10

Applicant: 北京微电子技术研究所 ,  西北工业大学

Inventor： 邵晨育 ,  王硕 ,  田春生 ,  周婧 ,  陈雷 ,  周冲 ,  庞永江 ,  张瑶伟 ,  王卓立 ,  步远航

IPC: G06F30/3315 ,  G06F30/34 ,  G06F111/06 ,  G06F123/02

Abstract: 本发明属于电子设计自动化、静态时序分析领域，具体涉及一种用于FPGA静态时序分析的并行优化方法，旨在解决现有技术中静态时序分析计算效率低、编译时间长的问题。本发明方法包括：根据构建的面向FPGA的STA数据结构对时序图、时序约束进行内存布局优化；任务分解，并将每一层级的节点和边的计算任务分配多个并行内核并行执行、不同层级分配单一CPU线程按顺序执行；在执行时，对时序图进行遍历，标记待更新的节点和边；通过双向遍历计算，获取节点的有效的到达时间、节点的有效的需求时间，确定FPGA时序静态分析中的关键路径，生成FPGA静态时序分析的并行优化报告。本发明提高了静态时序分析中的计算效率，缩短了编译时间。