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公开(公告)号：CN109560082A
公开(公告)日：2019-04-02
申请号：CN201811056399.X
申请日：2018-09-11
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/532 , H01L21/8242
Abstract: 本公开提供了半导体器件及其制造方法。一种半导体器件包括：衬底，在其中具有沟槽；位线，其位于沟槽中；第一间隔件，其沿着沟槽的一部分和位线的侧表面的至少一部分延伸，并且与位线接触；以及第二间隔件，其布置在第一间隔件上的沟槽中。位线比沟槽更窄，并且第一间隔件包括氧化硅。一种形成半导体器件的方法包括：在衬底中形成沟槽；在第一沟槽中形成宽度小于第一沟槽的宽度的位线；以及形成沿沟槽的一部分延伸并且包括与位线的侧表面的至少一部分接触的氧化硅的第一间隔件；以及在沟槽中的第一间隔件上方形成第二间隔件。
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公开(公告)号：CN108155147A
公开(公告)日：2018-06-12
申请号：CN201711224331.3
申请日：2017-11-29
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
CPC classification number: H01L27/2436 , H01L27/10823 , H01L27/10844 , H01L27/10876 , H01L27/10897 , H01L27/228 , H01L21/76838 , H01L23/528
Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。
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公开(公告)号：CN118843310A
公开(公告)日：2024-10-25
申请号：CN202311655659.6
申请日：2023-12-05
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：第一有源图案，所述第一有源图案包括在第一方向上彼此间隔开的第一边缘部分和第二边缘部分；第一字线，所述第一字线位于所述第一有源图案的所述第一边缘部分与所述第一有源图案的所述第二边缘部分之间，并且在与所述第一方向交叉的第二方向上延伸；位线，所述位线位于所述第一有源图案的所述第一边缘部分上，并且在与所述第一方向和所述第二方向交叉的第三方向上延伸；以及存储节点接触，所述存储节点接触位于所述第一有源图案的所述第二边缘部分上，其中，所述第一边缘部分的顶表面位于比所述第二边缘部分的顶表面高的高度。
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公开(公告)号：CN112117276B
公开(公告)日：2024-10-18
申请号：CN202010512067.9
申请日：2020-06-08
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体装置。所述半导体装置包括位线结构、第一盖图案、第二盖图案、第一接触插塞结构、第二接触插塞结构和电容器。位线结构在单元区域和虚设区域上延伸。第一盖图案在单元区域上与位线结构相邻。第二盖图案在虚设区域上与位线结构相邻。第一接触插塞结构在单元区域上与位线结构和第一盖图案相邻，并且包括顺序地堆叠的下接触插塞和第一上接触插塞。第二接触插塞结构在虚设区域上与位线结构和第二盖图案相邻，并且包括顺序地堆叠的虚设下接触插塞和第二上接触插塞。电容器在单元区域上与第一接触插塞结构的上表面接触。
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公开(公告)号：CN109427879B
公开(公告)日：2024-05-24
申请号：CN201811024895.7
申请日：2018-09-04
Applicant: 三星电子株式会社
IPC: H01L29/778 , H01L29/78
Abstract: 提供了包括二维材料的装置，所述装置包括：基底；第一电极，位于基底上；绝缘图案，位于基底上；第二电极，位于绝缘图案的上端上；二维(2D)材料层，位于绝缘图案的侧表面上；栅极绝缘层，覆盖2D材料层；以及栅电极，接触栅极绝缘层。绝缘图案在与基底基本垂直的方向上从第一电极延伸。2D材料层包括与绝缘图案的侧表面基本平行的至少一个原子层的2D材料。
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Patent Agency Ranking
公开(公告)号：CN109979941B
公开(公告)日：2024-04-30
申请号：CN201811542208.0
申请日：2018-12-17
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了半导体存储装置。半导体存储装置包括：基底；以及堆叠件，包含位于基底上的多个层。所述多个层中的每一个层包括：半导体图案；以及第一导电线，连接到半导体图案中的至少一个半导体图案。第二导电线和第三导电线穿透堆叠件。半导体图案包括在所述多个层中的第一层中彼此相邻并且彼此间隔开的第一半导体图案和第二半导体图案。第三导电线位于第一半导体图案与第二半导体图案之间，并且共同地连接到第一半导体图案和第二半导体图案。
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公开(公告)号：CN117896979A
公开(公告)日：2024-04-16
申请号：CN202311185530.3
申请日：2023-09-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种集成电路装置，包括：衬底，其具有由多个器件分离区域限定的有源区域；字线，其在衬底上并布置在沿第一水平方向延伸的字线沟槽中；位线，其在字线上并在正交于第一水平方向的第二水平方向上延伸；焊盘，其在有源区域上并具有大于有源区域的水平宽度；以及位线接触件，其将位线电连接到有源区域，其中，附加焊盘的最下表面的水平位于与位线接触件的最下表面的水平相同的竖直水平处。
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公开(公告)号：CN109560082B
公开(公告)日：2024-03-29
申请号：CN201811056399.X
申请日：2018-09-11
Applicant: 三星电子株式会社
IPC: H10B12/00 , H01L23/532
Abstract: 本公开提供了半导体器件及其制造方法。一种半导体器件包括：衬底，在其中具有沟槽；位线，其位于沟槽中；第一间隔件，其沿着沟槽的一部分和位线的侧表面的至少一部分延伸，并且与位线接触；以及第二间隔件，其布置在第一间隔件上的沟槽中。位线比沟槽更窄，并且第一间隔件包括氧化硅。一种形成半导体器件的方法包括：在衬底中形成沟槽；在第一沟槽中形成宽度小于第一沟槽的宽度的位线；以及形成沿沟槽的一部分延伸并且包括与位线的侧表面的至少一部分接触的氧化硅的第一间隔件；以及在沟槽中的第一间隔件上方形成第二间隔件。
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公开(公告)号：CN117222225A
公开(公告)日：2023-12-12
申请号：CN202310600011.2
申请日：2023-05-25
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种集成电路(IC)器件包括：栅极沟槽，形成在衬底内部，栅极沟槽包括底部和侧壁部分；栅电极结构，与栅极沟槽的底部和侧壁部分间隔设置，栅电极结构包括栅电极和栅极封盖层，栅电极包括第一子栅电极和第二子栅电极，第一子栅电极形成在栅极沟槽的下部中，第二子栅电极形成在第一子栅电极上，栅极封盖层形成在第二子栅电极上；以及栅极绝缘层，形成在栅极沟槽和栅电极结构之间，栅极绝缘层包括基底绝缘层和增强绝缘层，基底绝缘层形成在栅极沟槽的底部和侧壁部分与栅电极结构之间，增强绝缘层形成在第二子栅电极的侧壁部分上。
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