公开(公告)号：CN108155147B

公开(公告)日：2023-04-18

申请号：CN201711224331.3

申请日：2017-11-29

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  尹灿植 ,  洪镇宇 ,  金根楠 ,  金桐晤 ,  金奉秀 ,  朴济民 ,  李昊仁 ,  张成豪 ,  郑基旭 ,  黄有商

IPC: H01L21/768 ,  H01L23/528

Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。

公开(公告)号：CN108400130B

公开(公告)日：2022-07-12

申请号：CN201810127428.0

申请日：2018-02-07

Applicant: 三星电子株式会社

Inventor： 郑基旭 ,  金桐吾 ,  朴硕汉 ,  尹灿植 ,  李基硕 ,  李昊仁 ,  张燽娟 ,  朴济民 ,  洪镇宇

IPC: H01L23/535

Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。

公开(公告)号：CN108206156A

公开(公告)日：2018-06-26

申请号：CN201711372376.5

申请日：2017-12-19

Applicant: 三星电子株式会社

Inventor： 尹灿植 ,  李基硕 ,  郑基旭 ,  金桐晤 ,  李昊仁 ,  朴济民 ,  朴硕汉 ,  洪镇宇 ,  张燽娟 ,  丁贤玉 ,  徐有辰

IPC: H01L21/762 ,  H01L21/8238 ,  H01L27/092

CPC classification number: H01L29/0649 ,  H01L21/0206 ,  H01L21/30604 ,  H01L21/76224 ,  H01L21/823878 ,  H01L27/092 ,  H01L29/4236 ,  H01L21/76232

Abstract: 可以提供一种半导体器件，其包括具有第一沟槽的衬底、在第一沟槽的内侧面上的第一绝缘衬垫、以及在第一子沟槽的内侧面上的第二绝缘衬垫，第一子沟槽由第一沟槽中的第一绝缘衬垫限定，在垂直于衬底的顶表面的方向上邻接第一子沟槽的内侧面的第二绝缘衬垫的顶部水平不同于第一沟槽外部的衬底的顶表面。

公开(公告)号：CN108231691A

公开(公告)日：2018-06-29

申请号：CN201711392771.X

申请日：2017-12-21

Applicant: 三星电子株式会社

Inventor： 李昊仁 ,  金桐晤 ,  朴硕汉 ,  尹灿植 ,  郑基旭 ,  洪镇宇 ,  朴济民 ,  李基硕 ,  张燽娟

IPC: H01L21/8242

CPC classification number: H01L27/10823 ,  H01L21/762 ,  H01L21/76834 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/1248 ,  H01L29/432 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7869 ,  H01L27/10844

Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。

公开(公告)号：CN108155147A

公开(公告)日：2018-06-12

申请号：CN201711224331.3

申请日：2017-11-29

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  尹灿植 ,  洪镇宇 ,  金根楠 ,  金桐晤 ,  金奉秀 ,  朴济民 ,  李昊仁 ,  张成豪 ,  郑基旭 ,  黄有商

IPC: H01L21/768 ,  H01L23/528

CPC classification number: H01L27/2436 ,  H01L27/10823 ,  H01L27/10844 ,  H01L27/10876 ,  H01L27/10897 ,  H01L27/228 ,  H01L21/76838 ,  H01L23/528

Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。

公开(公告)号：CN108231691B

公开(公告)日：2022-11-08

申请号：CN201711392771.X

申请日：2017-12-21

Applicant: 三星电子株式会社

Inventor： 李昊仁 ,  金桐晤 ,  朴硕汉 ,  尹灿植 ,  郑基旭 ,  洪镇宇 ,  朴济民 ,  李基硕 ,  张燽娟

IPC: H01L21/8242

Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。

公开(公告)号：CN114975448A

公开(公告)日：2022-08-30

申请号：CN202210612427.1

申请日：2018-02-07

Applicant: 三星电子株式会社

Inventor： 郑基旭 ,  金桐吾 ,  朴硕汉 ,  尹灿植 ,  李基硕 ,  李昊仁 ,  张燽娟 ,  朴济民 ,  洪镇宇

IPC: H01L27/108 ,  H01L21/8242 ,  H01L21/768 ,  H01L21/8238 ,  H01L23/535 ,  H01L27/092 ,  H01L27/11 ,  H01L29/10 ,  C01G23/053

Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。

公开(公告)号：CN108400130A

公开(公告)日：2018-08-14

申请号：CN201810127428.0

申请日：2018-02-07

Applicant: 三星电子株式会社

Inventor： 郑基旭 ,  金桐吾 ,  朴硕汉 ,  尹灿植 ,  李基硕 ,  李昊仁 ,  张燽娟 ,  朴济民 ,  洪镇宇

IPC: H01L23/535

CPC classification number: H01L27/1104 ,  H01L21/823807 ,  H01L27/092 ,  H01L27/10852 ,  H01L27/10867 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10894 ,  H01L29/1029 ,  H01L23/535

Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。