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公开(公告)号：CN110896073B
公开(公告)日：2024-02-13
申请号：CN201910644431.4
申请日：2019-07-17
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种集成电路器件包括在基层上的栅极堆叠结构以及在栅极堆叠结构的相反侧壁上且在基层上的栅极间隔物结构，栅极堆叠结构具有栅极绝缘层和在栅极绝缘层上的栅极结构，栅极绝缘层具有在基层上并具有第一相对电容率的第一电介质层，栅极间隔物结构包括位于基层上的掩埋在位于栅极间隔物结构的下部处的栅极绝缘层的凹陷孔中的掩埋电介质层，掩埋电介质层包括与第一电介质层相同的材料。
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公开(公告)号：CN108231691B
公开(公告)日：2022-11-08
申请号：CN201711392771.X
申请日：2017-12-21
Applicant: 三星电子株式会社
IPC: H01L21/8242
Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。
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公开(公告)号：CN114582870A
公开(公告)日：2022-06-03
申请号：CN202111374021.6
申请日：2021-11-19
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 一种半导体存储器件包括：衬底，包括单元区、核心区和在单元区与核心区之间的边界区；在边界区中的边界元件隔离层，边界元件隔离层在边界元件隔离凹陷中并包括沿着边界元件隔离凹陷的轮廓延伸的第一和第二边界衬层；以及第一栅极结构，在边界元件隔离层的至少一部分和核心区上，其中第一栅极结构包括第一高介电层和第一栅极绝缘图案，以衬底的顶表面为基准参考水平面，第一栅极绝缘图案在第一高介电层之下，第一栅极绝缘图案不与第一边界衬层的顶表面重叠，以及其中第一栅极绝缘图案包括在第二边界衬层的顶表面与第一高介电层的底表面之间的第一_1栅极绝缘图案和在核心区的衬底的顶表面与第一高介电层的底表面之间的第一_2栅极绝缘图案。
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公开(公告)号：CN114284269A
公开(公告)日：2022-04-05
申请号：CN202111134033.1
申请日：2021-09-27
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 一种半导体存储器件，包括：在第一方向上延伸的位线；在位线上的沟道图案，该沟道图案包括彼此面对的第一垂直部分和第二垂直部分以及连接第一垂直部分和第二垂直部分的水平部分；第一字线和第二字线，提供在水平部分上并且在第一垂直部分和第二垂直部分之间，并且在与位线交叉的第二方向上延伸；以及栅极绝缘图案，提供在第一字线和沟道图案之间以及在第二字线和沟道图案之间。
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公开(公告)号：CN110021551B
公开(公告)日：2023-11-28
申请号：CN201910011917.4
申请日：2019-01-07
Applicant: 三星电子株式会社
IPC: H01L21/762
Abstract: 一种半导体器件包括：衬底，包括单元区域和外围电路区域；单元绝缘图案，设置在衬底的单元区域中，限定单元有源区域；以及外围绝缘图案，设置在衬底的外围电路区域中，限定外围有源区域。外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，第二宽度大于第一宽度。第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。
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Patent Agency Ranking
公开(公告)号：CN108155147B
公开(公告)日：2023-04-18
申请号：CN201711224331.3
申请日：2017-11-29
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。
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公开(公告)号：CN110896073A
公开(公告)日：2020-03-20
申请号：CN201910644431.4
申请日：2019-07-17
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种集成电路器件包括在基层上的栅极堆叠结构以及在栅极堆叠结构的相反侧壁上且在基层上的栅极间隔物结构，栅极堆叠结构具有栅极绝缘层和在栅极绝缘层上的栅极结构，栅极绝缘层具有在基层上并具有第一相对电容率的第一电介质层，栅极间隔物结构包括位于基层上的掩埋在位于栅极间隔物结构的下部处的栅极绝缘层的凹陷孔中的掩埋电介质层，掩埋电介质层包括与第一电介质层相同的材料。
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公开(公告)号：CN108206156A
公开(公告)日：2018-06-26
申请号：CN201711372376.5
申请日：2017-12-19
Applicant: 三星电子株式会社
IPC: H01L21/762 , H01L21/8238 , H01L27/092
CPC classification number: H01L29/0649 , H01L21/0206 , H01L21/30604 , H01L21/76224 , H01L21/823878 , H01L27/092 , H01L29/4236 , H01L21/76232
Abstract: 可以提供一种半导体器件，其包括具有第一沟槽的衬底、在第一沟槽的内侧面上的第一绝缘衬垫、以及在第一子沟槽的内侧面上的第二绝缘衬垫，第一子沟槽由第一沟槽中的第一绝缘衬垫限定，在垂直于衬底的顶表面的方向上邻接第一子沟槽的内侧面的第二绝缘衬垫的顶部水平不同于第一沟槽外部的衬底的顶表面。
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公开(公告)号：CN110021551A
公开(公告)日：2019-07-16
申请号：CN201910011917.4
申请日：2019-01-07
Applicant: 三星电子株式会社
IPC: H01L21/762
Abstract: 一种半导体器件包括：衬底，包括单元区域和外围电路区域；单元绝缘图案，设置在衬底的单元区域中，限定单元有源区域；以及外围绝缘图案，设置在衬底的外围电路区域中，限定外围有源区域。外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，第二宽度大于第一宽度。第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。
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公开(公告)号：CN108231691A
公开(公告)日：2018-06-29
申请号：CN201711392771.X
申请日：2017-12-21
Applicant: 三星电子株式会社
IPC: H01L21/8242
CPC classification number: H01L27/10823 , H01L21/762 , H01L21/76834 , H01L21/823462 , H01L21/823468 , H01L27/1248 , H01L29/432 , H01L29/6656 , H01L29/6659 , H01L29/7869 , H01L27/10844
Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。
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