公开(公告)号：CN1049539C

公开(公告)日：2000-02-16

申请号：CN94112776.1

申请日：1994-12-14

Applicant: 索尼公司

Inventor： 隈田一郎 ,  小野寺岳志 ,  菅原武则

IPC: H03K3/356

CPC classification number: H03K3/037 ,  G11C19/28

Abstract: 一包含有多个锁存器的同步电路，由中间设有一静态贯通式锁存电路的一第一动态贯通式锁存电路和一第二动态贯通式锁存电路组成，这些电路相串联连接。在连接到时钟输入电路的脉冲发生电路所产生的时钟信号的上升沿时刻对数据进行采样，而在其下降沿时刻输出数据。依靠将脉冲发生电路所产生的时钟脉冲宽度设定得大于时钟时滞，就可能防止因时钟分布的定时偏移产生的时钟时滞所引起的LSI的误动作。

公开(公告)号：CN108631808A

公开(公告)日：2018-10-09

申请号：CN201810244658.5

申请日：2018-03-23

Applicant: 辛纳普蒂克斯日本合同会社

Inventor： 黑岩刚史

IPC: H04B1/40 ,  H04B15/00

CPC classification number: H03K19/00346 ,  H03K3/037 ,  H03K3/12 ,  H03K5/05 ,  H03K5/13 ,  H03K19/20 ,  H03K19/21 ,  H04B1/04 ,  H04B1/16 ,  H04B1/40 ,  H04B15/00

Abstract: 一种数字信号接收的系统和方法包括输出彼此互补的第一和第二数字传输信号。此外，输出第一和第二输出信号。第一输出信号具有基于第一数字传输信号的逻辑值以及与第二数字传输信号的逻辑值互补的逻辑值的乘积的逻辑值。第二输出信号具有基于与第一数字传输信号的逻辑值互补的逻辑值和第二数字传输信号的逻辑值的和的逻辑值。

公开(公告)号：CN108075754A

公开(公告)日：2018-05-25

申请号：CN201710337951.1

申请日：2017-05-15

Applicant: 意法半导体(克洛尔2)公司 ,  意法半导体有限公司

Inventor： F·卡绍 ,  V·于阿尔

IPC: H03K17/284 ,  H03K17/693

CPC classification number: H01L27/0928 ,  G01R31/31725 ,  H01L21/823892 ,  H01L29/1083 ,  H03K3/037 ,  H03K19/00315 ,  H03K19/094 ,  H03K19/21

Abstract: 本发明涉及用于集成电路本体偏置的方法和电路，例如，一种集成电路，包括：多个电路域(102，104，106，108)，每个电路域包括：多个晶体管器件，这些晶体管器件定位在p型阱和n型阱(P，N)之上，这些晶体管器件限定该电路域的一个或多个数据路径；监测电路(116)，该监测电路被适配成用于检测该电路域的这些数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下并且用于基于该检测在输出线上生成输出信号；以及偏置电路(110)，该偏置电路被适配成用于修改该电路域的该n型和/或p型阱的偏置电压。

公开(公告)号：CN108028654A

公开(公告)日：2018-05-11

申请号：CN201680007693.4

申请日：2016-10-07

Applicant: 门塔公司

Inventor： L·鲁热 ,  J·埃杜 ,  M·朱弗雷

IPC: H03K19/177 ,  G01R31/28

CPC classification number: G01R31/3177 ,  G01R31/28 ,  G01R31/31701 ,  G01R31/31727 ,  G11C19/28 ,  H03K3/037 ,  H03K19/17728 ,  H03K19/1774 ,  H03K19/17764

Abstract: 用于FPGA中的查找表(LUT)和可编程路由开关的配置值是通过布置在移位寄存器中的许多触发电路来提供。该移位寄存器可以在工厂测试模式中接收测试值和在操作模式中接收操作配置值(实现客户要求的FPGA的无论什么功能性)。在移位寄存器的一端提供比特流，并且一直计时直到最后一个触发电路接收到其值。还可以在移位寄存器的另一端对值进行计时以与初始的比特流进行比较以便识别所存储的值例如因为辐射暴露的讹误。提出时钟门架构以用于将数据加载到特定所选择的移位寄存器中或者从特定所选择的移位寄存器中读取数据。

公开(公告)号：CN107567685A

公开(公告)日：2018-01-09

申请号：CN201680012824.8

申请日：2016-02-09

Applicant: 高通股份有限公司

Inventor： 谢婧 ,  杜杨

IPC: H03K3/037 ,  H01L25/065 ,  H03K19/00 ,  H03K19/0175 ,  G06F1/32

CPC classification number: H03K19/0021 ,  G06F1/3296 ,  H01L25/0657 ,  H03K3/037 ,  H03K19/017509 ,  Y02D10/172

Abstract: 一种具有双或多功率域的三维集成电路能够在给定时钟速率下有较少能耗操作，这导致增强型功率-性能-面积PPA包封。顺序逻辑在确定系统输送量的系统时钟下操作，而组合逻辑在不同功率域中操作以控制包含动态和静态功率的总系统功率。所述顺序逻辑和时钟网络可实施于三维集成电路的供应有相对高供电电压的一个层中，而所述组合逻辑可实施于所述三维集成电路的供应有相对低供电电压的另一层中。可实施另外管线重新组织以充分利用所述系统能耗和性能到最优点。

公开(公告)号：CN105337590B

公开(公告)日：2017-10-17

申请号：CN201510701869.3

申请日：2015-10-26

Applicant: 宁波大学

Inventor： 汪鹏君 ,  王谦 ,  龚道辉

IPC: H03K3/012 ,  H03K3/02

CPC classification number: H03K3/012 ,  H01L27/283 ,  H01L51/0048 ,  H01L51/0566 ,  H03K3/037 ,  H03K3/356104

Abstract: 本发明公开了一种基于CNFET的双边沿脉冲信号发生器，包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管和第十四CNFET管；第一CNFET管、第三CNFET管、第五CNFET管、第七CNFET管、第十CNFET管、第十二CNFET管和第十三CNFET管为P型CNFET管，第二CNFET管、第四CNFET管、第六CNFET管、第八CNFET管、第九CNFET管、第十一CNFET管和第十四CNFET管为N型CNFET管；优点是信号输出端的充放电路径不会同时导通，在工作过程中不存在短路路径因此减少了短路功耗，并且由于CNFET管本身的高速低功耗特性，相对于现有的基于CNFET的双边沿脉冲信号发生器时延和功耗均较低。

公开(公告)号：CN107037248A

公开(公告)日：2017-08-11

申请号：CN201710024167.5

申请日：2017-01-13

Applicant: 特克特朗尼克公司

Inventor： D.G.克尼里姆 ,  P.A.史密斯

IPC: G01R13/02

CPC classification number: H03K3/037 ,  G01R13/0254 ,  H03K19/20

Abstract: 本发明涉及事件活动触发，更具体地，触发具有多个输入的测试与测量仪器的方法包括：响应于多个指定的触发事件的任一触发事件的每次发生而生成触发信号的步骤。第一指定的触发事件发生在输入的至少第一输入中，第二指定的触发事件发生在多个输入的至少第二输入中。指定的触发事件可包括来自多个输入的至少一个所选择的输入、和所选择的活动类型。一些方法包括：将多个事件活动检测器的每个检测器构造成响应于指定的触发事件的一个触发事件的每次发生而产生在逻辑信号中的脉冲。在逻辑“或”电路中将多个逻辑信号合并，以生成触发信号。还公开了根据这些方法所构造的触发电路。

公开(公告)号：CN106341106A

公开(公告)日：2017-01-18

申请号：CN201610333390.3

申请日：2016-05-19

Applicant: 恩智浦有限公司

Inventor： 胡安·迪亚哥·埃切韦里·埃斯科 ,  瓦尔 ,  何塞·德耶苏·皮内达德吉沃兹 ,  塞巴斯蒂安·安东尼斯·约瑟夫 ,  斯·法布里耶

IPC: H03K5/135

CPC classification number: H03K3/0372 ,  H03K3/012 ,  H03K3/037 ,  H03K19/0016 ,  H03K5/135

Abstract: 本发明公开一种装置和方法的实施例。在实施例中，公开一种触发器电路。所述触发器电路包括：主锁存器；从锁存器，所述从锁存器连接到所述主锁存器；以及双重功能电路，所述双重功能电路连接在所述主锁存器和所述从锁存器之间，且被配置成执行状态保持和双重采样。

公开(公告)号：CN106330137A

公开(公告)日：2017-01-11

申请号：CN201610499485.2

申请日：2016-06-30

Applicant: 辛纳普蒂克斯公司

Inventor： K.哈格里夫斯

IPC: H03K3/64

CPC classification number: H03K5/1565 ,  G06F3/00 ,  G06F3/03545 ,  G06F3/044 ,  G06F3/046 ,  H03K3/017 ,  H03K3/037 ,  H03K4/94 ,  H03K5/02 ,  H03K5/04 ,  H03K5/08 ,  H03K5/24 ,  H03K7/08 ,  H03K3/64

Abstract: 本公开总体上提供了用于基于输入信号来生成放大的方波信号的系统、有源输入设备和方法。该方法包括基于输入信号来生成脉冲信号，以及基于脉冲信号来驱动切换信号以控制第一开关。使用基于放大的方波信号生成的控制信号来自适应地控制脉冲信号的脉冲宽度。第一开关的输出端子与第二开关耦合，并且切换信号控制进入到第二开关内的电流。该方法还包括驱动输入信号来控制与第二开关耦合的第三开关。基于切换信号和输入信号在第二输出端子处生成放大的方波信号。

公开(公告)号：CN105850047A

公开(公告)日：2016-08-10

申请号：CN201380078927.0

申请日：2013-09-18

Applicant: 英特尔公司

Inventor： M·L·奈登加德 ,  Q·王

IPC: H03L7/00

CPC classification number: H03K3/037 ,  H03K5/15 ,  H03K23/588

Abstract: 描述了一种正交分频器的装置。所述装置不依赖于阻塞锁存器，并且用于产生正交时钟。所述装置包括：能够被时钟信号控制的第一选择单元，所述第一选择单元用以直接或间接产生所述正交时钟的第一相位；能够被所述时钟信号控制的第三选择单元，所述第三选择单元用以接收所述正交时钟的所述第一相位，所述第三选择单元用以直接或间接产生所述正交时钟的第三相位，其中，所述第一选择单元用以接收所述正交时钟的所述第三相位。