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公开(公告)号：CN100559591C
公开(公告)日：2009-11-11
申请号：CN200510117557.4
申请日：2005-11-04
申请人： 国际商业机器公司
IPC分类号： H01L27/092 , H01L29/78 , H01L21/8238 , H01L21/336 , H01L21/28
CPC分类号： H01L21/76834 , H01L21/28052 , H01L21/76897 , H01L29/6653 , H01L29/6659 , H01L29/7833
摘要： 一种CMOS结构，其中栅极到漏极/源极电容被减小，同时也提供了制造这种结构的不同方法。根据本发明，发现，通过形成其中低k介质材料与栅极导体自对准的CMOS结构可以明显减小栅极到漏极/源极的电容。通过本发明的结构可以看到范围为从30%到大于40%的栅极导体和接触过孔之间的电容的减小。而且，总外部边缘电容(栅极到外部扩散区+栅极到接触过孔)减小了10-18%。本发明的CMOS结构包括至少一个栅极区，所述栅极区包括位于半导体衬底表面上的栅极导体；以及与栅极导体自对准的低k介质材料。
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公开(公告)号：CN100477224C
公开(公告)日：2009-04-08
申请号：CN200610143831.X
申请日：2006-11-09
申请人： 国际商业机器公司
IPC分类号： H01L27/092 , H01L29/78 , H01L29/49 , H01L21/8238 , H01L21/336 , H01L21/28
CPC分类号： H01L21/823842
摘要： 提供了一种半导体结构，包括至少一个n型场效应晶体管(nFET)和至少一个p型场效应晶体管(pFET)，这两种晶体管分别包括具有nFET特性的金属栅极和具有pFET特性的金属栅极，而不包括上部多晶硅栅极电极。本发明还提供了一种制造所述半导体结构的方法。
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公开(公告)号：CN100468785C
公开(公告)日：2009-03-11
申请号：CN200480033367.8
申请日：2004-11-09
申请人： 国际商业机器公司
IPC分类号： H01L31/119 , H01L21/8238 , H01L21/302 , H01L21/461 , H01L21/336 , H01L31/113
CPC分类号： H01L29/7845 , H01L21/26513 , H01L21/2658 , H01L21/28035 , H01L21/28167 , H01L21/28247 , H01L21/324 , H01L21/823807 , H01L21/823842 , H01L29/1083 , H01L29/4925 , H01L29/517 , H01L29/665 , H01L29/66545 , H01L29/6659
摘要： 一种制造半导体器件结构的方法，包括：提供衬底(1)，在所述衬底(1)上提供电极(6)，在所述电极(6)中形成凹槽(12)，所述凹槽具有开口，在所述凹槽内设置小颗粒半导体材料(17)，覆盖所述开口以包含所述凹槽内的所述小颗粒半导体材料，以及接着退火所得结构。
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公开(公告)号：CN100424823C
公开(公告)日：2008-10-08
申请号：CN200610002745.7
申请日：2006-01-25
申请人： 国际商业机器公司
IPC分类号： H01L21/20 , H01L21/762 , H01L21/84 , H01L27/12 , H01L29/02
CPC分类号： H01L27/1203 , H01L21/823807 , H01L21/84 , H01L27/1207 , Y10S438/938
摘要： 本发明提供了一种形成半导体衬底的方法，包括以下步骤：提供初始结构，具有包括第一取向材料的第一器件区域和包括第二取向材料的第二器件区域；在第一取向材料顶部形成第一浓度的晶格调整材料；在第二取向材料顶部形成第二浓度的晶格调整材料；混合第一浓度的晶格调整材料与第一取向材料以形成第一晶格尺寸表面，并混合第二浓度的晶格调整材料与第二取向材料以形成第二晶格尺寸表面；以及在第一晶格尺寸表面顶部形成第一应变半导体层，并在第二晶格尺寸表面顶部形成第二应变半导体层。
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公开(公告)号：CN1992274A
公开(公告)日：2007-07-04
申请号：CN200610147073.9
申请日：2006-11-14
申请人： 国际商业机器公司
发明人： V·纳拉亚南 , T-C·陈 , J·S·纽伯里 , B·B·多里斯 , B·P·林德 , V·K·帕鲁许里 , A·卡勒伽里 , M·L·斯特恩 , M·P·胡齐克 , J·C·阿诺德 , G·A·布莱里 , M·A·格里伯佑 , 金永希
IPC分类号： H01L27/092 , H01L21/8238 , H01L29/78 , H01L29/49 , H01L21/336 , H01L21/28
CPC分类号： H01L21/823857 , H01L21/823842
摘要： 本发明涉及互补金属－氧化物－半导体(CMOS)电路，其每个包含至少第一和第二栅极叠层。第一栅极叠层位于半导体衬底中的第一器件区域(例如，n－FET器件区域)上，且从底部至顶部包括至少，栅极介质层、金属栅极导体、和含硅栅极导体。第二栅极叠层位于半导体衬底中的第二器件区域(例如，p－FET器件区域)上，其从底部至顶部包括至少，栅极介质层和含硅栅极导体。第一和第二栅极叠层可以通过本发明各种方法以集成方式形成在半导体衬底上。
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公开(公告)号：CN1992273A
公开(公告)日：2007-07-04
申请号：CN200610146589.1
申请日：2006-11-15
申请人： 国际商业机器公司
IPC分类号： H01L27/092 , H01L29/78 , H01L29/51 , H01L21/8238 , H01L21/336 , H01L21/28
CPC分类号： H01L21/823857 , H01L21/823878 , H01L21/84
摘要： 提供了一种互补金属氧化物半导体(CMOS)结构，其包括位于半导体衬底的表面上的至少一个nFET器件区和至少一个pFET器件区。根据本发明，所述nFET和pFET均包括至少单一栅极金属，且所述nFET栅极叠层被设计为具有没有净负电荷的栅极电介质叠层，而所述pFET栅极叠层被设计为具有没有净正电荷的栅极电介质叠层。具体地说，本发明提供一种CMOS结构，其中nFET栅极叠层被设计为包括带边功函数，而pFET栅极叠层被设计为具有1/4间隙功函数。在本发明的一个实施例中，所述第一栅极电介质叠层包括第一高k电介质和包含碱土金属的层或包含稀土金属的层，而所述第二高k栅极电介质叠层包括第二高k电介质。
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公开(公告)号：CN1983599A
公开(公告)日：2007-06-20
申请号：CN200610143831.X
申请日：2006-11-09
申请人： 国际商业机器公司
IPC分类号： H01L27/092 , H01L29/78 , H01L29/49 , H01L21/8238 , H01L21/336 , H01L21/28
CPC分类号： H01L21/823842
摘要： 提供了一种半导体结构，包括至少一个n型场效应晶体管(nFET)和至少一个p型场效应晶体管(pFET)，这两种晶体管分别包括具有nFET特性的金属栅极和具有pFET特性的金属栅极，而不包括上部多晶硅栅极电极。本发明还提供了一种制造所述半导体结构的方法。
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公开(公告)号：CN1306585C
公开(公告)日：2007-03-21
申请号：CN200310121332.7
申请日：2003-12-11
申请人： 国际商业机器公司
CPC分类号： H01L29/6656 , H01L21/823807 , H01L21/823864 , H01L21/84 , H01L27/1203 , H01L29/42316 , H01L29/7842 , H01L29/7843 , H01L29/808
摘要： 受张力和/或压缩力的衬底提高了在其中制造的器件性能。可以通过选择设置在器件沟道区上的栅极侧壁间隔层的适当材料而在衬底上施加张力和/或压缩力，其中间隔层与栅极和衬底相邻地形成，并施加力在相邻的衬底区域上。另一实施例包括使用通过氧化膨胀的多晶硅制成的SOI侧壁间隔层在沟道的平面中施加压缩应力。压缩力或张力下的衬底区域显示出与没有受应力的衬底不同的电荷迁移率特性。通过可控制地改变形成在衬底上的NFET和PFET内的这些应力，已经被证明可以提高IC性能。
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公开(公告)号：CN1610967A
公开(公告)日：2005-04-27
申请号：CN02810275.4
申请日：2002-05-23
申请人： 国际商业机器公司
IPC分类号： H01L21/762
CPC分类号： H01L21/02271 , H01L21/02118 , H01L21/0217 , H01L21/02211 , H01L21/31144 , H01L21/3185 , H01L21/76224 , H01L21/76283
摘要： 公开了一种保护半导体浅沟槽隔离(STI)氧化物不被蚀刻的方法，该方法包括：如果需要将所述STI氧化物的上表面降低到低于相邻硅有源区以下的水平面，以有效地在所述STI氧化物上限定出凹陷处的方式，在所述STI氧化物和相邻的硅有源区上沉积氮化物衬里，用保护膜填充所述凹陷处，以及从所述相邻的有源区上除去所述氮化物层。
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公开(公告)号：CN1532912A
公开(公告)日：2004-09-29
申请号：CN200310121332.7
申请日：2003-12-11
申请人： 国际商业机器公司
CPC分类号： H01L29/6656 , H01L21/823807 , H01L21/823864 , H01L21/84 , H01L27/1203 , H01L29/42316 , H01L29/7842 , H01L29/7843 , H01L29/808
摘要： 受张力和/或压缩力的衬底提高了在其中制造的器件性能。可以通过选择设置在器件沟道区上的栅极侧壁间隔层的适当材料而在衬底上施加张力和/或压缩力，其中间隔层与栅极和衬底相邻地形成，并施加力在相邻的衬底区域上。另一实施例包括使用通过氧化膨胀的多晶硅制成的SOI侧壁间隔层在沟道的平面中施加压缩应力。压缩力或张力下的衬底区域显示出与没有受应力的衬底不同的电荷迁移率特性。通过可控制地改变形成在衬底上的NFET和PFET内的这些应力，已经被证明可以提高IC性能。
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