公开(公告)号：CN1992274B

公开(公告)日：2011-11-09

申请号：CN200610147073.9

申请日：2006-11-14

申请人： 国际商业机器公司

发明人： V·纳拉亚南 ,  T-C·陈 ,  J·S·纽伯里 ,  B·B·多里斯 ,  B·P·林德 ,  V·K·帕鲁许里 ,  A·卡勒伽里 ,  M·L·斯特恩 ,  M·P·胡齐克 ,  J·C·阿诺德 ,  G·A·布莱里 ,  M·A·格里伯佑 ,  金永希

IPC分类号： H01L27/092 ,  H01L21/8238 ,  H01L29/78 ,  H01L29/49 ,  H01L21/336 ,  H01L21/28

CPC分类号： H01L21/823857 ,  H01L21/823842

摘要： 本发明涉及互补金属-氧化物-半导体(CMOS)电路，其每个包含至少第一和第二栅极叠层。第一栅极叠层位于半导体衬底中的第一器件区域(例如，n-FET器件区域)上，且从底部至顶部包括至少，栅极介质层、金属栅极导体、和含硅栅极导体。第二栅极叠层位于半导体衬底中的第二器件区域(例如，p-FET器件区域)上，其从底部至顶部包括至少，栅极介质层和含硅栅极导体。第一和第二栅极叠层可以通过本发明各种方法以集成方式形成在半导体衬底上。

公开(公告)号：CN101969024A

公开(公告)日：2011-02-09

申请号：CN201010237978.1

申请日：2010-07-26

申请人： 国际商业机器公司

发明人： 程慷果 ,  B·B·多里斯 ,  古川俊治

IPC分类号： H01L21/027 ,  H01L21/20

CPC分类号： H01L21/3086 ,  H01L21/2236 ,  H01L21/3088 ,  H01L21/845 ,  H01L29/66803

摘要： 本发明涉及用于使图形密度加倍的方法。一种方法在主层上沉积未掺杂的硅层，在所述未掺杂的硅层上沉积帽层，构图在所述帽层上的掩蔽层，并将所述未掺杂的硅层构图成硅芯部。该方法在这样的工艺中将杂质引入所述硅芯部的侧壁中，该工艺使所述硅芯部的侧壁部分掺杂有杂质并使所述硅芯部中的至少一些的中心部分未掺杂。该方法去除所述帽层而留下位于所述主层上的所述硅芯部，并执行选择性材料去除工艺，以去除所述硅芯部的所述中心部分并使所述硅芯部的所述侧壁部分留在所述主层上。该方法使用所述硅芯部的所述侧壁部分作为构图掩模而至少构图所述主层，并且去除所述硅芯部的所述侧壁部分以至少留下构图后的所述主层。

公开(公告)号：CN100570889C

公开(公告)日：2009-12-16

申请号：CN200510055304.9

申请日：2005-03-15

申请人： 国际商业机器公司

发明人： 朱慧珑 ,  B·B·多里斯 ,  陈华杰

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/8234

CPC分类号： H01L29/7845 ,  H01L21/28035 ,  H01L21/823807 ,  H01L21/823828 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/4925 ,  H01L29/66545 ,  H01L29/7842

摘要： 本发明提供了通过利用SiGe和/或Si:C的栅极应力在体硅和SOI(绝缘体上硅)CMOS(互补金属氧化物半导体)器件中制造无位错应力沟道的结构和方法。MOS器件包括体硅或SOI的衬底、衬底上的栅极介质层以及SiGe和/或Si:C的叠层栅极结构，该叠层栅极结构具有在叠层栅极结构中的SSi(应变Si)/SiGe或SSi/Si:C的界面处产生的应力。叠层栅极结构具有在栅极介质层上的大晶粒尺寸Si或SiGe的第一应力膜层、第一应力膜层上的应变SiGe或应变Si:C的第二应力膜层以及第二应力膜层上的半导体或导体如p(多晶)-Si。

公开(公告)号：CN100485936C

公开(公告)日：2009-05-06

申请号：CN200610146589.1

申请日：2006-11-15

申请人： 国际商业机器公司

发明人： B·B·多里斯 ,  V·K·帕鲁许里 ,  B·P·林德尔 ,  V·纳拉亚南 ,  Y-H·金

IPC分类号： H01L27/092 ,  H01L29/78 ,  H01L29/51 ,  H01L21/8238 ,  H01L21/336 ,  H01L21/28

CPC分类号： H01L21/823857 ,  H01L21/823878 ,  H01L21/84

摘要： 提供了一种互补金属氧化物半导体(CMOS)结构，其包括位于半导体衬底的表面上的至少一个nFET器件区和至少一个pFET器件区。根据本发明，所述nFET和pFET均包括至少单一栅极金属，且所述nFET栅极叠层被设计为具有没有净负电荷的栅极电介质叠层，而所述pFET栅极叠层被设计为具有没有净正电荷的栅极电介质叠层。具体地说，本发明提供一种CMOS结构，其中nFET栅极叠层被设计为包括带边功函数，而pFET栅极叠层被设计为具有1/4间隙功函数。在本发明的一个实施例中，所述第一栅极电介质叠层包括第一高k电介质和包含碱土金属的层或包含稀土金属的层，而所述第二高k栅极电介质叠层包括第二高k电介质。

公开(公告)号：CN100481468C

公开(公告)日：2009-04-22

申请号：CN200610082638.X

申请日：2003-12-11

申请人： 国际商业机器公司

发明人： D·恰丹巴拉奥 ,  O·H·多库马奇 ,  B·B·多里斯 ,  J·A·曼德尔曼 ,  X·拜

IPC分类号： H01L27/12 ,  H01L21/84

CPC分类号： H01L29/6656 ,  H01L21/823807 ,  H01L21/823864 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/42316 ,  H01L29/7842 ,  H01L29/7843 ,  H01L29/808

摘要： 受张力和/或压缩力的衬底提高了在其中制造的器件性能。可以通过选择设置在器件沟道区上的栅极侧壁间隔层的适当材料而在衬底上施加张力和/或压缩力，其中间隔层与栅极和衬底相邻地形成，并施加力在相邻的衬底区域上。另一实施例包括使用通过氧化膨胀的多晶硅制成的SOI侧壁间隔层在沟道的平面中施加压缩应力。压缩力或张力下的衬底区域显示出与没有受应力的衬底不同的电荷迁移率特性。通过可控制地改变形成在衬底上的NFET和PFET内的这些应力，已经被证明可以提高IC性能。

公开(公告)号：CN100452432C

公开(公告)日：2009-01-14

申请号：CN200610007485.2

申请日：2006-02-14

申请人： 国际商业机器公司

发明人： 朱慧珑 ,  B·B·多里斯

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/785 ,  H01L29/4908 ,  H01L29/66795 ,  H01L29/66803 ,  H01L29/7842 ,  H01L29/7854 ,  H01L29/78645 ,  H01L2924/0002 ,  H01L2924/00

摘要： 用应力材料替代FINFET的栅极的一部分以给FINFET的沟道施加应力以提高电子和空穴迁移率并提高性能。FINFET具有SiGe/Si叠层栅极，并且在栅极的SiGe部分硅化之前有选择地蚀刻以形成栅极间隙，所述栅极间隙使栅极足够薄以便完全硅化。在硅化后，用应力氮化物膜填充栅极间隙以在沟道中产生应力并提高FINFET的性能。

公开(公告)号：CN1992275A

公开(公告)日：2007-07-04

申请号：CN200610148517.0

申请日：2006-11-17

申请人： 国际商业机器公司

发明人： 陈自强 ,  V·K·帕鲁许里 ,  V·纳拉亚南 ,  A·C·卡勒伽里 ,  张郢 ,  B·B·多里斯 ,  M·P·胡齐克 ,  M·L·斯特恩 ,  Y-H·金

IPC分类号： H01L27/092 ,  H01L21/8238 ,  H01L29/78 ,  H01L29/49 ,  H01L21/336 ,  H01L21/28

CPC分类号： H01L21/823857 ,  H01L21/28044 ,  H01L21/28088 ,  H01L21/823842 ,  H01L29/4925 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517

摘要： 提供了一种半导体结构及其制造方法，其中所述结构包括至少一个nFET器件区和至少一个pFET器件区，其中至少一个所述器件是减薄的含Si栅极的器件，而另一个器件是金属栅极的器件。也就是说，本发明提供了一种半导体结构，其中所述nFET或pFET器件的至少一者包括由减薄的含Si电极即多晶硅电极以及上覆的第一金属构成的栅电极叠层，而另一器件包括具有至少所述第一金属栅极但没有所述减薄的含Si电极的栅电极叠层。

公开(公告)号：CN1790715A

公开(公告)日：2006-06-21

申请号：CN200510115838.6

申请日：2005-11-09

申请人： 国际商业机器公司

发明人： C·小卡布拉尔 ,  朱慧珑 ,  B·B·多里斯 ,  T·S·卡纳尔斯基 ,  刘小虎

IPC分类号： H01L27/088 ,  H01L29/78 ,  H01L21/8232 ,  H01L21/336 ,  H01L21/28

CPC分类号： H01L29/7845 ,  H01L21/3215 ,  H01L21/823807 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665

摘要： 本发明提供了一种能够产生用于沟道迁移率调整的局部机械栅极应力的半导体结构和方法。所述半导体结构包括半导体衬底表面上的至少一个NFET和至少一个PFET。所述至少一个NFET具有包括栅极介质、第一栅极电极层、阻挡层和压缩金属的栅极叠层结构，而所述至少一个PFET具有包括栅极介质、第一栅极电极层、阻挡层和拉伸金属或硅化物的栅极叠层。

公开(公告)号：CN1507032A

公开(公告)日：2004-06-23

申请号：CN200310121333.1

申请日：2003-12-11

申请人： 国际商业机器公司

发明人： D·奇丹巴尔拉奥 ,  O·H·多库马茨 ,  B·B·多里斯 ,  J·A·曼德尔曼

IPC分类号： H01L21/76

CPC分类号： H01L29/7846 ,  H01L21/76232 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/785

摘要： 一种在张力和/或压缩力作用下的衬底，该衬底可以改善在其中制造的器件的性能。可以通过选择适当的STI填充材料将张力和/或压缩力施加到衬底上。STI区形成在衬底层中，并对相邻的衬底区施加应力。在压缩力或张力作用下的衬底展现出与无应力衬底不同的电荷迁移率特性。通过可控制地改变在衬底上形成的NFET和PFET中的这些应力，可以实现IC性能的改善。

公开(公告)号：CN105742359A

公开(公告)日：2016-07-06

申请号：CN201510954140.7

申请日：2015-12-17

申请人： 国际商业机器公司

发明人： B·B·多里斯 ,  何虹 ,  李俊涛 ,  王俊利 ,  杨智超

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/66795 ,  H01L29/0653 ,  H01L29/7843 ,  H01L29/7849 ,  H01L29/785 ,  H01L29/66803 ,  H01L29/7848

摘要： 各实施例针对一种富化和电隔离FinFET的鳍的方法。该方法包含形成至少一个鳍。该方法进一步包含在第一组条件下形成所述至少一个鳍的富化的上部。该方法进一步包含在第二组条件下从所述至少一个鳍的富化的下部形成电隔离区，其中，所述在第一组条件下的形成与所述在第二组条件下的形成是时间间隔的。该方法进一步包含与所述第二组条件分开来控制所述第一组条件。