公开(公告)号：CN102237390B

公开(公告)日：2013-08-21

申请号：CN201010250744.0

申请日：2010-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈明辉 ,  刘世昌 ,  蔡嘉雄

IPC: H01L27/24 ,  H01L45/00

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/1293 ,  H01L45/144 ,  H01L45/16

Abstract: 本发明提供一种半导体装置及其制造方法，该半导体装置包含：一底电极接触形成于一基底之上；一介电层形成于该底电极接触之上；一加热元件形成于该介电层中，其中该加热元件配置于二个气隙之间，且该气隙将该加热元件与该介电层分隔；以及，一相变化元件形成于该加热元件之上，其中该相变化元件包含一实质上非晶质背材及一有源区，该有源区能在非晶质及结晶相间进行相变化。本发明能够改善该相变化元件的隔热性质。此外，可有效降低用以使该有源区进行相变化形成非晶质态的重置电流。

公开(公告)号：CN102386093A

公开(公告)日：2012-03-21

申请号：CN201110210238.3

申请日：2011-07-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭俊聪 ,  刘世昌 ,  蔡嘉雄

IPC: H01L21/331 ,  H01L29/73 ,  H01L29/06

CPC classification number: H01L29/66242 ,  H01L29/0821 ,  H01L29/66287 ,  H01L29/66318 ,  H01L29/732 ,  H01L29/7371 ,  H01L29/7378

Abstract: 本发明提供一种双极性晶体管(bipolar junction transistor，BJT)装置及其形成方法。在一实施例中，双极性晶体管装置包括：具有集电极区(collector region)的半导体基板，及暴露在半导体基板上的材料层。材料层中具有沟槽，而暴露出集电极区的一部分。在材料层的沟槽中暴露出基极结构(base structure)、间隙物、发射极结构(emitter structure)。各间隙物具有上宽(top width)及底宽(bottom width)，上宽大体上与底宽相等。本发明提供的装置性能有提升。

公开(公告)号：CN101355050B

公开(公告)日：2010-09-29

申请号：CN200810132082.X

申请日：2008-07-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘世昌 ,  刘源鸿 ,  蔡嘉雄

IPC: H01L21/768

CPC classification number: H01L21/32137 ,  H01L21/32115 ,  H01L27/11521

Abstract: 本发明涉及一种蚀刻多晶硅材料以避免形成异常多晶硅截面轮廓(profile)的方法，至少包含提供具有字符线(word line)的基板，并在基板及字符在线沉积多晶硅层；接着在多晶硅层上沉积有机底部抗反射层(Bottom AntireflectiveCoating，BARC)；接着执行阶梯式蚀刻以去除底部抗反射层及一部分的多晶硅层。阶梯式蚀刻包含一系列的蚀刻循环，每一循环包含蚀穿(breakthrough etch)与软性着陆蚀刻(soft landing etch)，蚀穿及软性着陆蚀刻是使用不同蚀刻气体、功率(source power)及偏压功率(bias power)、压力、气流速率及时间来执行，阶梯式蚀刻会产生平滑而不具有陡峭台阶(abrupt steps)的多晶硅表面。

公开(公告)号：CN101207031A

公开(公告)日：2008-06-25

申请号：CN200710106856.7

申请日：2007-04-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘世昌 ,  朱文定 ,  罗际兴 ,  蔡嘉雄

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/423

CPC classification number: H01L21/28273 ,  Y10S438/981

Abstract: 本发明是有关于一种记忆单元及其制造方法。一种具降低且较均匀的顺向穿隧电压的快闪式记忆单元的浮置栅极结构的制造方法。此方法至少包括：形成至少二浮置栅极于一基材上；形成一掩模于每一浮置栅极上，每一掩模具有一部分邻近于各自的浮置栅极的一尖端，且每一掩模的部分具有一已知厚度，其中这些掩模的部分的已知厚度彼此不同；以及蚀刻上述掩模以将这些掩模的部分的已知厚度缩减至一降低厚度，其中这些掩模的具降低厚度的部分具有一均匀厚度。

公开(公告)号：CN112542542B

公开(公告)日：2024-05-07

申请号：CN202011000610.3

申请日：2020-09-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曾元泰 ,  闵仲强 ,  刘世昌

IPC: H10N50/10 ,  H10N50/01 ,  H10B61/00

Abstract: 本发明的实施例在一些实施例中涉及集成芯片。该集成芯片包括在衬底上方的介电结构内设置的多层下部互连层。集成芯片还包括存储器件，该存储器件包括设置在底部电极和顶部电极之间的数据存储结构。所述底部电极电连接至所述多层下部互连层。侧壁间隔件从所述数据存储结构的最外侧壁连续地延伸至所述底部电极的最外侧壁下方。本申请的实施例在一些实施例中还涉及形成集成芯片的方法。

公开(公告)号：CN111435662B

公开(公告)日：2023-04-07

申请号：CN201911410619.9

申请日：2019-12-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  刘铭棋 ,  刘世昌

IPC: H10B41/30 ,  H01L29/423 ,  H01L21/28

Abstract: 集成电路器件包括具有逻辑区域和存储器区域的半导体衬底，该逻辑区域和存储器区域由具有介电材料的隔离结构的隔离区域分隔开。存储器器件形成在存储器区域上并且包括位于栅极电介质上方的栅电极。伪栅极结构形成在隔离结构上。伪栅极结构具有对应于栅电极的伪栅电极层和对应于栅极电介质的伪栅极介电层。锥形侧壁结构形成在伪栅极结构的面向逻辑区域的一侧上。锥形侧壁结构在隔离结构之上间隔开，并且与伪栅电极层相邻或邻接。本发明的实施例还涉及集成电路及其形成方法。

公开(公告)号：CN113178520A

公开(公告)日：2021-07-27

申请号：CN202110177533.7

申请日：2021-02-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐晨祐 ,  闵仲强 ,  刘世昌

IPC: H01L43/12 ,  H01L43/08 ,  H01L45/00

Abstract: 本发明的实施例提供了一种具有硬掩模绝缘体的存储单元及其制造方法。在一些实施例中，在衬底上方形成存储单元叠层，其中，存储单元叠层具有底部电极层、位于底部电极层上方的电阻转换电介质层，以及位于电阻转换电介质层上方的顶部电极层。在顶部电极层上方形成第一绝缘层。在第一绝缘层上方形成第一金属硬掩模层。然后，执行一系列蚀刻以图案化第一金属硬掩模层、第一绝缘层、顶部电极层和电阻转换电介质层，以形成第一金属硬掩模、硬掩模绝缘体、顶部电极和电阻开关电介质。本发明的实施例还提供了一种存储器单元。

公开(公告)号：CN105845821B

公开(公告)日：2019-10-08

申请号：CN201510811772.8

申请日：2015-11-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐晨祐 ,  刘世昌

IPC: H01L43/08 ,  H01L43/12

Abstract: 本发明提供一种具有双侧壁间隔件结构的磁阻式随机存取存储器(MRAM)单元。MRAM单元包括反铁磁层；固定层，布置在所述反铁磁层上方并且具有固定的磁极性；自由层，布置在所述固定层上方并且具有可变的磁极性；第一侧壁间隔件层，从所述固定层上方沿着所述自由层的侧壁延伸；以及第二侧壁间隔件层，从所述反铁磁层上方沿着所述固定层和所述第一侧壁间隔件层的侧壁延伸。还提供了一种用于制造MRAM单元的方法。本发明还提供了工艺损害最小化的自对准磁阻式随机存取存储器(MRAM)结构。

公开(公告)号：CN106252273B

公开(公告)日：2019-06-21

申请号：CN201510793769.8

申请日：2015-11-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 宋福庭 ,  徐晨祐 ,  刘世昌

IPC: H01L21/762 ,  H01L27/10

Abstract: 存储器件包括第一电极、第二电极、存储元件、间隔件和阻挡结构。第二电极与第一电极相对。存储元件设置在第一电极和第二电极之间。间隔件形成在第二电极的侧壁上，并且间隔件具有设置在间隔件的顶面上的凹口。阻挡结构嵌入在间隔件的侧部中，并且阻挡结构具有越过凹口的底向上延伸的顶。此外，还公开了制造存储器件的方法。

公开(公告)号：CN106158875B

公开(公告)日：2019-05-24

申请号：CN201510598705.2

申请日：2015-09-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴常明 ,  刘世昌

IPC: H01L27/11517 ,  H01L27/11521

CPC classification number: H01L29/42328 ,  H01L27/11524 ,  H01L29/40114 ,  H01L29/66825 ,  H01L29/788

Abstract: 提供具有提高的擦除速度的分离栅极闪速存储器单元。擦除栅极和浮置栅极在半导体衬底上方横向间隔开。浮置栅极具有：朝向擦除栅极增大的高度；与擦除栅极相邻的凹形侧壁表面；以及浮置栅极的凹形侧壁表面与上表面的界面限定的尖端。控制栅极和侧壁间隔件布置在浮置栅极的上表面上方。控制栅极横向偏离浮置栅极的尖端，并且侧壁间隔件横向布置在控制栅极与尖端之间。还提供了用于制造分离栅极闪速存储器单元的方法。