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公开(公告)号：CN113345841A
公开(公告)日：2021-09-03
申请号：CN202110566391.3
申请日：2021-05-24
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092 , H01L29/16 , H01L29/43 , H01L21/8239 , H01L27/105
Abstract: 本申请提供了一种半导体器件及其制造方法，在衬底上形成位于第一层间介质层中的第一器件，在第一层间介质层上形成第二器件，第二器件包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅极，其中第二器件的源漏为金属硅化物，沟道为硅，第一器件和第二器件中至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件的第二层间介质层，源漏为金属硅化物提高了源端载流子的发射效率，实现半导体器件高性能，且金属硅化物可在低温工艺下形成，避免了高温工艺影响第一器件的性能，由于在形成第二器件后才覆盖第二层间介质层，可知该器件通过单芯片三维集成技术形成，降低了器件的互连尺度，提升了数据访存带宽和计算能效。
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公开(公告)号：CN113224232A
公开(公告)日：2021-08-06
申请号：CN202110454799.1
申请日：2021-04-26
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种基于底电极垂直向电压控制的SOT‑MRAM及制造、写入方法，属于半导体器件及其制造技术领域，解决了现有技术中SOT‑MRAM难以实现便于集成和产业化的磁矩定向翻转的问题。包括铁电薄膜层，设置有两个金属电极，通过两个金属电极向铁电薄膜层施加第一电压；底电极，位于铁电薄膜层之上并设置于铁电薄膜层中部，呈长条形，在底电极两端施加第二电压；隧道结，位于底电极之上并设置于底电极中部，包括由下至上依次层叠的自由层、隧穿层和参考层；其中，两个金属电极相对设置在铁电薄膜层相对的两个边缘上，并位于所在边缘中线的一侧，且两个边缘位于底电极长边方向的两侧，通过所述两个金属电极施加第一电压的方向与底电极长边方向垂直。
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公开(公告)号：CN113178414A
公开(公告)日：2021-07-27
申请号：CN202110261633.8
申请日：2021-03-10
Applicant: 中国科学院微电子研究所
IPC: H01L21/768 , H01L21/336
Abstract: 本发明涉及一种碳化硅欧姆接触结构的形成方法及MOS晶体管的制备方法。一种碳化硅欧姆接触结构的形成方法，包括：提供表面具有碳化硅(SiC)层的半导体结构；在所述碳化硅层注入重离子，使表面形成非晶层；然后在所述非晶层的表面沉积金属层；进行退火处理，退火温度为400～1000℃。本发明能促进金属硅化反应的进行，也有利于掺杂杂质在更低温度下激活，从而大幅降低欧姆接触结构的电阻率。
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公开(公告)号：CN113130309A
公开(公告)日：2021-07-16
申请号：CN202110396009.9
申请日：2021-04-13
Applicant: 中国科学院微电子研究所
IPC: H01L21/265 , H01L21/304 , H01L21/324
Abstract: 本申请提供一种掺杂缺陷去除方法，提供半导体结构，半导经过离子注入和退火处理，半导体结构具有尖角，且尖角处存在缺陷，之后，可以对半导体结构进行低温氧化，以氧化尖角处的缺陷，由于缺陷处存在更多的悬挂键，活性较高，因此比较容易被氧化，之后可以去除半导体结构中被氧化的部分，这样可以有效去除半导体结构掺杂时形成的缺陷，有利于提高器件性能。
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公开(公告)号：CN112885715A
公开(公告)日：2021-06-01
申请号：CN202110022516.6
申请日：2021-01-08
Applicant: 中国科学院微电子研究所
IPC: H01L21/268 , H01L29/40 , H01L29/417
Abstract: 本申请涉及一种半导体器件的制造方法，包括：提供包括源/漏区和栅极堆叠的衬底；在源/漏区表面形成光吸收层；采用激光加热对形成有光吸收层的所述源/漏区进行非晶化注入处理；去除所述光吸收层以露出非晶化注入处理的所述源/漏区表面；在露出的非晶化注入处理的所述源/漏区表面形成掺杂膜层；对形成有掺杂膜层的所述源/漏区表面进行退火处理。采用本申请的激光技术进行非晶化注入处理，以及随后的退火处理，能够同时替代了原有的预非晶化离子注入(PAI)和接触孔注入，从而有效减少以往再结晶层的下面区域所产生的缺陷，从而提高半导体器件的性能。
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Patent Agency Ranking
公开(公告)号：CN112652607A
公开(公告)日：2021-04-13
申请号：CN202011430362.6
申请日：2020-12-09
Applicant: 中国科学院微电子研究所
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本发明提供了一种金属互连结构、半导体器件及提高扩散阻挡层性能的方法，该金属互连结构包括互连金属层、钝化层和扩散阻挡层，所述钝化层连接在所述互连金属层和所述扩散阻挡层之间；所述扩散阻挡层为Co基合金层；所述钝化层为利用等离子体(plasma)处理所述扩散阻挡层的表面形成。该金属互连结构通过将扩散阻挡层设置为Co基合金层，可以在减少扩散阻挡层电阻率的同时为互连线保留更多有效体积；而且利用特殊气体对Co基合金层进行等离子体处理，使得其表面形成钝化层，提高阻挡特性。
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公开(公告)号：CN108807279B
公开(公告)日：2021-01-22
申请号：CN201810664793.5
申请日：2018-06-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本申请提供了一种半导体结构与其制作方法。该半导体结构的制作方法包括：步骤S1，形成具有凹槽的基底，基底包括衬底与介电层；步骤S2，在凹槽中设置半导体材料，形成纳米线；步骤S3，在纳米线的裸露表面上以及介电层的裸露表面设置结构层，纳米线的材料与结构层的材料相同的制作方法中，在基底中形成凹槽，然后在凹槽中填充半导体材料，形成纳米线，该纳米线的材料与结构层的材料相同，这样该纳米线实际上作为该结构层的种子层，使得后续生长得到的结构层的缺陷较少，质量较好，进一步保证了该半导体结构具有良好的性能。
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公开(公告)号：CN111180519A
公开(公告)日：2020-05-19
申请号：CN202010010654.8
申请日：2020-01-06
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/08 , H01L29/06 , H01L27/088
Abstract: 本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。
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公开(公告)号：CN111063798A
公开(公告)日：2020-04-24
申请号：CN201911382651.0
申请日：2019-12-27
Applicant: 中国科学院微电子研究所
Abstract: 本申请提供一种刻蚀方法，在衬底上从下至上可以依次形成底层电极膜层、固定磁性膜层、隧穿绝缘膜层、自由磁性膜层和顶层电极膜层，分别对顶层电极膜层、自由磁性膜层和隧穿绝缘膜层进行刻蚀，形成顶层电极层、自由磁性层和隧穿绝缘层的堆叠层，在堆叠层的侧壁形成侧墙，侧墙可以在对固定磁性膜层进行刻蚀形成固定磁性层的过程中保护堆叠层。也就是说，在进行固定磁性模层的刻蚀时，隧穿绝缘层的侧壁已经形成有侧墙，因此不会有金属飞溅到隧穿绝缘层的侧壁上，也不会对隧穿绝缘层造成刻蚀损伤，保证了隧穿绝缘层的结构完整性和功能完整性，因此提高了器件的可靠性。
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公开(公告)号：CN108063168B
公开(公告)日：2020-03-06
申请号：CN201711346331.0
申请日：2017-12-14
Applicant: 中国科学院微电子研究所
IPC: H01L31/0352 , H01L31/18
Abstract: 本发明公开了一种基于应变调控的Ge光电探测器及其制作方法。其中，Ge光电探测器，包括：缓冲层外延衬底，为SOI衬底与缓冲层形成的结构，或GeOI衬底；Ge PIN结构，形成于缓冲层外延衬底之上；以及应变介质层，形成于缓冲层外延衬底之上，环绕于Ge PIN结构的周围，对该Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。该Ge光电探测器及其制作方法提高了探测器的响应速度，降低了暗电流和制作成本。
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