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公开(公告)号：CN103137546B
公开(公告)日：2015-06-24
申请号：CN201110384180.4
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/768 , H01L21/8248
Abstract: 本发明提供一种图形化全耗尽绝缘体上Si/NiSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Ni层，通过退火工艺使Ni层与Si衬底反应生成NiSi2，通过刻蚀工艺控制不同区域的顶层硅厚度，以合理选择用于制备双极电路和用于制备CMOS电路的顶层硅厚度。最后通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物NiSi2，代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入NiSi2的区域用以制造MOS器件，从而达到减少双极电路所需的顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN103137537B
公开(公告)日：2015-04-15
申请号：CN201110383790.2
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L29/06
Abstract: 本发明提供一种图形化全耗尽绝缘体上Si/CoSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Co层，然后使Co层与Si衬底两次反应生成CoSi2，通过刻蚀工艺可以控制不同区域的顶层硅厚度，以合理选择用于制备双极电路和用于制备CMOS电路的顶层硅厚度。最后通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物CoSi2，代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入CoSi2的区域用以制造MOS器件，从而达到减少双极电路所需的顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN103137565B
公开(公告)日：2014-12-24
申请号：CN201110384236.6
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/8249 , H01L29/06
Abstract: 本发明提供一种图形化绝缘体上Si/CoSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Co层，然后使Co层与Si衬底两次反应生成CoSi2，并通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物CoSi2，以代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入CoSi2的区域用以制造MOS器件，从而达到减小顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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公开(公告)号：CN103560152A
公开(公告)日：2014-02-05
申请号：CN201310573840.2
申请日：2013-11-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/7827 , H01L29/0603 , H01L29/41766 , H01L29/66666
Abstract: 本发明提供一种垂直结构的隧穿场效应晶体管及其制备方法，所述制备方法至少包括步骤：提供一SGOI衬底，包括埋氧层和P型重掺杂SiGe；在所述P型重掺杂SiGe依次沉积形成硅层和N型重掺杂SiGe；利用光刻和刻蚀技术刻蚀所述N型重掺杂SiGe，在所述硅层一侧表面形成漏极；刻蚀所述硅层形成具有纳米线或纳米棒结构的沟道；利用化学腐蚀工艺去除所述沟道下部分P型重掺杂SiGe，使所述沟道悬空，与所述漏极处于相对的另一侧的P型重掺杂SiGe定义为源极，所述漏极、沟道和源极构成垂直结构。本发明提供的垂直结构的隧穿场效应晶体管中漏极、沟道和源极为垂直结构，可以增大隧穿面积，提高器件的驱动电流。另外，形成的悬空的沟道可以进一步抑制器件的漏电流。
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公开(公告)号：CN103137547A
公开(公告)日：2013-06-05
申请号：CN201110384239.X
申请日：2011-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/768 , H01L21/8248
Abstract: 本发明提供一种绝缘体上Si/NiSi2衬底材料及其制备方法，通过对Ni与Si衬底进行退火反应生成NiSi2，并通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间插入一层金属硅化物NiSi2，以代替常规SOI双极晶体管中的集电区重掺杂埋层，从而达到减小顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。
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Patent Agency Ranking
公开(公告)号：CN119764239A
公开(公告)日：2025-04-04
申请号：CN202411762104.6
申请日：2024-12-03
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/683
Abstract: 本发明提供一种半导体薄膜的制备方法，通过同质外延工艺和异质外延工艺相结合的方法在形成外延半导体层时，将转移衬底表面形成的多孔结构的范围限制在第二半导体层的图形化掺杂区域，以有效抑制多孔结构中的缺陷扩展至外延半导体层的晶格结构中，同时，除图形化掺杂区域外，第二半导体层的其它未掺杂区域仍保持原有的单晶结构，在第二半导体层的上方形成外延半导体层时，外延的质量较高，从而获得高质量的半导体薄膜，此外，该制备过程中不存在热应力失配，降低了半导体薄膜破损，产生晶格缺陷的概率，进一步提升制备的半导体薄膜的质量。
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公开(公告)号：CN119361529A
公开(公告)日：2025-01-24
申请号：CN202411470771.7
申请日：2024-10-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H10D62/10 , H01L23/367
Abstract: 本发明提供一种包含中间隔离层的SOI衬底及其制备方法，包括：对高阻材料层进行图形化，形成自高阻材料层的第一主面延伸至第二主面的高阻侧墙以限定出多个通孔；填充通孔，形成彼此分离的多个柱状支撑结构，柱状支撑结构包括富缺陷态材料组成的中心柱体。本发明在形成高阻材料层之后，通过刻蚀工艺形成贯穿高阻材料层的多个通孔，通过薄膜沉积方式即可在短时间内获得通孔中的良好填充，形成柱状支撑结构，能够明显缩短工艺时间，降低制造成本；柱状支撑结构由高阻侧墙围绕，使柱状支撑结构乃至中心柱体所包含的多晶半导体材料重结晶的晶粒尺寸受到限制，抑制高温处理过程中晶粒长大而对缺陷态密度的影响。
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公开(公告)号：CN115679275B
公开(公告)日：2025-01-21
申请号：CN202110825050.3
申请日：2021-07-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种含碳双掺杂氮化铝压电薄膜、制备方法及应用，通过第一性原理计算，从原子间结合能入手，设计出采用C元素、X元素双掺杂的AlN压电薄膜，不需对设备进行复杂改装，提出了一种高效简单的技术手段；通过磁控溅射技术制备了含碳双掺杂氮化铝压电薄膜，其中，采用双靶或三靶溅射，靶材分开可以精确控制C元素及X元素的掺杂浓度，尽量始终保持1:1的化学计量比，可在交叉区域获得掺杂均匀的薄膜；采用单靶溅射，则操作简便，便于快速实现薄膜的制备；从而本发明可制备出高压电性能的氮化铝压电薄膜。
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公开(公告)号：CN118398650A
公开(公告)日：2024-07-26
申请号：CN202410577443.0
申请日：2024-05-10
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L21/762
Abstract: 本发明提供一种SOI衬底结构及其制备方法，包括：自下而上堆叠的衬底层、中间隔离层、绝缘层和顶功能层，中间隔离层包括多晶材料组成的多晶向结构以及沿多晶材料的晶界分布的钝化结构，中间隔离层远离衬底层的第一主面之上交替叠置至少一绝缘层和至少一顶功能层。本发明通过于衬底层与绝缘层之间引入中间隔离层，中间隔离层包括沿多晶材料的晶界分布的钝化结构，可提升晶界处的能量势垒，由此抑制绝缘层的固定电荷所引入的影响，减轻了射频信号的损耗和串扰。本发明的SOI衬底结构的制备方法，具有与现有衬底工艺、CMOS工艺高度兼容的优势。
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公开(公告)号：CN118248718A
公开(公告)日：2024-06-25
申请号：CN202410207647.5
申请日：2024-02-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/15 , H01L29/775 , H01L21/335
Abstract: 本发明涉及一种核壳超晶格场效应晶体管器件及其制备方法，包含衬底层、绝缘层、沟道区、环绕栅结构、源区、漏区；其中所述绝缘层设于衬底层上，所述的绝缘结构中设有凹槽；所述沟道区跨设于所述凹槽之上，凹槽向上朝沟道区延伸，所述沟道区包括中心沟道及2层以上外延层，具有核壳超晶格结构。背栅部分通过绝缘结构与源漏区域隔离开，进一步降低背栅部分与源漏区域的寄生电容。顶栅通过侧墙工艺以及假栅工艺获得对准精度提升的环绕栅结构并避免了顶栅过大而与源漏区域形成的交叠区域。本发明能够提供更好的电荷输运控制和更高的载流子迁移率，且其制备工艺实现较为简单，可兼容常规CMOS工艺节点，具有良好的市场应用前景。
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