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公开(公告)号：CN107305837A
公开(公告)日：2017-10-31
申请号：CN201710152713.3
申请日：2017-03-15
Applicant: 三星电子株式会社
CPC classification number: H01L21/027 , G03F1/38 , H01L21/02107 , H01L21/02697 , H01L27/0207 , H01L27/10888 , H01L21/02225 , H01L21/02227 , H01L21/74
Abstract: 提供了用于制造半导体器件的方法。所述方法包括：在基底中形成在第一方向上延伸的栅极线，在栅极线的侧表面上形成杂质区，在基底上形成绝缘膜图案，绝缘膜图案在第一方向上延伸并且包括被构造为暴露杂质区的第一通孔，在第一通孔上形成阻挡金属层，形成填充第一通孔并且电连接到杂质区的导电线接触件，在导电线接触件和绝缘膜图案上形成第一掩模图案，第一掩模图案在与第一方向不同的第二方向上延伸，第一掩模图案包括第一开口，通过利用第一掩模图案执行光刻工艺形成接合垫，通过部分地蚀刻阻挡金属层去除阻挡金属层的角部。
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公开(公告)号：CN118829209A
公开(公告)日：2024-10-22
申请号：CN202410290690.2
申请日：2024-03-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，所述半导体存储器件包括：基板，所述基板包括元件隔离层；位线，所述位线在所述基板上沿第一方向延伸；单元缓冲绝缘层，所述单元缓冲绝缘层在所述位线与所述基板之间，并且包括上单元缓冲绝缘层和下单元缓冲绝缘层；下存储接触，所述下存储接触位于所述位线的多侧并且包括半导体外延图案；存储焊盘，所述存储焊盘位于所述下存储接触上并且连接到所述下存储接触；以及信息存储部件，所述信息存储部件位于所述存储焊盘上并且连接到所述存储焊盘。其中，所述上单元缓冲绝缘层在所述下单元缓冲绝缘层与所述位线之间，并且所述下单元缓冲绝缘层和所述上单元缓冲绝缘层中的每一者包括彼此相反的上表面和下表面。
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公开(公告)号：CN118660454A
公开(公告)日：2024-09-17
申请号：CN202410291773.3
申请日：2024-03-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括：有源图案阵列，其包括位于衬底上的有源图案；第一接触结构，其位于每个有源图案的中心部分上；位线结构，其位于第一接触结构上；第二接触结构，其位于每个有源图案的端部；第三接触结构，其位于第二接触结构上；填充图案，其位于位线结构和第三接触结构之间并且包括空隙；以及电容器，其电连接到第三接触结构。有源图案阵列包括在第一方向上彼此间隔开的有源图案行，并且每个有源图案行包括在第二方向上彼此间隔开的有源图案。每个有源图案在第三方向上延伸，并且每个有源图案行中的有源图案在第二方向上对齐。
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公开(公告)号：CN118632524A
公开(公告)日：2024-09-10
申请号：CN202410249138.9
申请日：2024-03-05
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括有源图案阵列，该有源图案阵列包括有源图案、隔离图案、栅极结构、位线结构以及下接触插塞和上接触插塞。隔离图案覆盖有源图案的侧壁。栅极结构在第一方向上延伸穿过有源图案的上部和隔离图案的上部，并且在第二方向上彼此间隔开。位线结构在有源图案和隔离图案的中心部分上，在第二方向上延伸，并且在第一方向上彼此间隔开。下接触插塞设置在有源图案的端部上。上接触插塞设置在下接触插塞上。有源图案阵列包括有源图案行，有源图案行包括在第一方向上彼此间隔开的有源图案。
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公开(公告)号：CN118632523A
公开(公告)日：2024-09-10
申请号：CN202311556368.1
申请日：2023-11-21
Applicant: 三星电子株式会社
Abstract: 一种半导体装置包括：衬底，其包括单元区和外围区，其中单元区包括单元有源图案；单元有源图案上的单元栅极结构；电连接至单元有源图案的位线结构；外围区上的外围栅极结构；外围栅极结构上的外围蚀刻停止层；以及外围蚀刻停止层上的覆盖电介质层，其中，位线结构包括：位线导电层；位线导电层上的位线电介质层；位线电介质层上的单元蚀刻停止层；以及单元蚀刻停止层上的位线封盖层，其中，外围栅极结构包括：外围栅极导电层；以及外围栅极导电层上的外围栅极封盖层。
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Patent Agency Ranking
公开(公告)号：CN118613048A
公开(公告)日：2024-09-06
申请号：CN202311446843.X
申请日：2023-11-01
Applicant: 三星电子株式会社
IPC: H10B12/00 , H10B61/00 , H10B63/10 , H10B63/00 , H01L23/528
Abstract: 可以提供一种半导体器件，包括：第一有源图案和第二有源图案，均沿第一方向延伸，并且沿与第一方向交叉的第二方向布置，第一有源图案和第二有源图案中的每一个包括中心部分、第一边缘部分和第二边缘部分；存储节点焊盘，在第一有源图案的第一边缘部分上；以及位线节点接触部，在第一有源图案的中心部分上，其中，位线节点接触部的顶表面位于比存储节点焊盘的顶表面高的水平处。
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公开(公告)号：CN118139407A
公开(公告)日：2024-06-04
申请号：CN202311507978.2
申请日：2023-11-13
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：栅电极，设置在衬底的单元区域内；位线结构对，每个位线结构对包括第一位线结构和第二位线结构；以及延伸部分对，设置在衬底的接口区域内，每个延伸部分对包括分别连接到第一位线结构和第二位线结构的第一延伸部分和第二延伸部分。位线结构对以第一距离彼此间隔开。在每个位线结构对中，第一位线结构和第二位线结构以第一距离彼此间隔开。在每个延伸部分对中，第一延伸部分和第二延伸部分以小于第一距离的第二距离彼此间隔开。
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公开(公告)号：CN110400838B
公开(公告)日：2024-05-28
申请号：CN201910238662.5
申请日：2019-03-27
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L27/092
Abstract: 公开了一种半导体装置，半导体装置包括：基底，包括第一区域和第二区域；第一栅极图案，位于第一区域的基底上；以及第二栅极图案，位于第二区域的基底上。第一栅极图案包括顺序地堆叠的第一高k介电图案、第一N型含金属图案和第一P型含金属图案。第二栅极图案包括顺序地堆叠的第二高k介电图案和第二P型含金属图案。
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公开(公告)号：CN118057919A
公开(公告)日：2024-05-21
申请号：CN202311261087.3
申请日：2023-09-27
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置包括位于衬底上的有源图案。位线结构位于有源图案上。间隔件结构位于位线结构的侧壁上。下接触插塞直接接触间隔件结构。间隔件结构包括覆盖下接触插塞的上侧壁的第一间隔件以及覆盖下接触插塞的下侧壁和下接触插塞的下表面的一部分的第二间隔件。下接触插塞包括由第一间隔件和第二间隔件覆盖的延伸部分以及从第一间隔件和第二间隔件突出的突出部分。突出部分的底表面设置在低于或等于第二间隔件的底表面的水平高度的水平高度处。
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