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公开(公告)号：CN111081631A
公开(公告)日：2020-04-28
申请号：CN201910806621.1
申请日：2019-08-28
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L21/8238
Abstract: 半导体器件可以包括衬底上的导电结构、导电结构上的接触插塞以及接触插塞上的磁隧道结结构。接触插塞的下表面的面积可以大于其上表面的面积，并且接触插塞可以包括至少部分地覆盖导电结构的上表面的覆盖图案、覆盖图案上的导电图案以及导电图案上的非晶含金属图案。
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公开(公告)号：CN119173044A
公开(公告)日：2024-12-20
申请号：CN202410165213.3
申请日：2024-02-05
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括：下电介质层，其位于衬底上；数据存储图案，其位于所述下电介质层上并在第一方向和第二方向上彼此间隔开；单元电介质层，其位于所述下电介质层上并且位于所述数据存储图案上；空隙，其位于所述单元电介质层中并且位于所述数据存储图案中的数据存储图案之间；上导电接触，其分别位于所述数据存储图案上并在所述第一方向和所述第二方向上彼此间隔开；以及上导电线，其位于所述上导电接触上并且在所述第二方向上彼此间隔开并在所述第一方向上延伸。所述上导电线中的每一条上导电线可以电连接到所述上导电接触中的相应上导电接触。所述上导电接触中的相应上导电接触可以在所述第一方向上彼此间隔开。
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公开(公告)号：CN112071876A
公开(公告)日：2020-12-11
申请号：CN202010391513.5
申请日：2020-05-11
Applicant: 三星电子株式会社
Abstract: 一种磁存储器件包括：在基板上的下接触插塞；在下接触插塞上的磁隧道结图案；底电极，在下接触插塞和磁隧道结图案之间并与磁隧道结图案的底表面接触；以及顶电极，在磁隧道结图案的顶表面上。底电极、磁隧道结图案和顶电极中的每个在垂直于基板的顶表面的第一方向上具有厚度。底电极的第一厚度是磁隧道结图案的第二厚度的约0.6至1.1倍。
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公开(公告)号：CN119584547A
公开(公告)日：2025-03-07
申请号：CN202411164885.9
申请日：2024-08-23
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：基板，具有彼此相反的顶表面和底表面；栅极结构，在基板的顶表面上；多个源极/漏极图案，在基板的顶表面上并且在栅极结构的相反两侧；后侧导电线，在基板的底表面上并电连接到栅极结构和所述多个源极/漏极图案中的第一源极/漏极图案中的至少一个；以及磁隧道结图案，电连接到所述多个源极/漏极图案中的第二源极/漏极图案。
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公开(公告)号：CN113206188A
公开(公告)日：2021-08-03
申请号：CN202011284446.3
申请日：2020-11-17
Applicant: 三星电子株式会社
Abstract: 一种磁性存储器装置，包括：下接触插塞，其位于衬底上；以及数据存储结构，其位于下接触插塞上。数据存储结构包括顺序地堆叠在下接触插塞上的底部电极、磁性隧道结图案和顶部电极。下接触插塞和数据存储结构在与衬底的顶表面垂直的第一方向上分别具有第一厚度和第二厚度。下接触插塞的第一厚度为数据存储结构的第二厚度的大约2.0倍至3.6倍。
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Patent Agency Ranking
公开(公告)号：CN112825343A
公开(公告)日：2021-05-21
申请号：CN202011061324.8
申请日：2020-09-30
Applicant: 三星电子株式会社
Abstract: 提供了一种磁阻随机存取存储器件和一种嵌入式装置。所述磁阻随机存取存储器件包括：第一绝缘中间层，位于衬底上；下电极接触，穿过所述第一绝缘中间层；第一结构，分别位于所述下电极接触上，每个所述第一结构包括堆叠的下电极、磁隧道结(MTJ)结构和上电极；第二绝缘中间层，位于所述第一结构和所述第一绝缘中间层上，所述第二绝缘中间层填充所述第一结构之间的空间；第三绝缘中间层，直接接触所述第二绝缘中间层，所述第三绝缘中间层的介电常数低于所述第二绝缘中间层的介电常数；和位线，穿过所述第三绝缘中间层和所述第二绝缘中间层，所述位线接触所述第一结构中的一个第一结构的所述上电极。
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公开(公告)号：CN110718568B
公开(公告)日：2024-06-04
申请号：CN201910618600.7
申请日：2019-07-10
Applicant: 三星电子株式会社
Abstract: 一种磁存储器件包括：包括单元区和外围电路区的基板；第一层间绝缘层，覆盖基板的单元区和外围电路区；在第一层间绝缘层中的互连线；外围导线和外围导电接触，在外围电路区上的第一层间绝缘层上，外围导电接触在外围导线与互连线中的相应一条互连线之间；底电极接触，在单元区上的第一层间绝缘层上并且连接到互连线中的相应一条互连线；以及在底电极接触上的数据存储图案，其中外围导线处于底电极接触的顶表面与底电极接触的底表面之间的高度处。
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公开(公告)号：CN107305837B
公开(公告)日：2021-03-30
申请号：CN201710152713.3
申请日：2017-03-15
Applicant: 三星电子株式会社
Abstract: 提供了用于制造半导体器件的方法。所述方法包括：在基底中形成在第一方向上延伸的栅极线，在栅极线的侧表面上形成杂质区，在基底上形成绝缘膜图案，绝缘膜图案在第一方向上延伸并且包括被构造为暴露杂质区的第一通孔，在第一通孔上形成阻挡金属层，形成填充第一通孔并且电连接到杂质区的导电线接触件，在导电线接触件和绝缘膜图案上形成第一掩模图案，第一掩模图案在与第一方向不同的第二方向上延伸，第一掩模图案包括第一开口，通过利用第一掩模图案执行光刻工艺形成接合垫，通过部分地蚀刻阻挡金属层去除阻挡金属层的角部。
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公开(公告)号：CN107305837A
公开(公告)日：2017-10-31
申请号：CN201710152713.3
申请日：2017-03-15
Applicant: 三星电子株式会社
CPC classification number: H01L21/027 , G03F1/38 , H01L21/02107 , H01L21/02697 , H01L27/0207 , H01L27/10888 , H01L21/02225 , H01L21/02227 , H01L21/74
Abstract: 提供了用于制造半导体器件的方法。所述方法包括：在基底中形成在第一方向上延伸的栅极线，在栅极线的侧表面上形成杂质区，在基底上形成绝缘膜图案，绝缘膜图案在第一方向上延伸并且包括被构造为暴露杂质区的第一通孔，在第一通孔上形成阻挡金属层，形成填充第一通孔并且电连接到杂质区的导电线接触件，在导电线接触件和绝缘膜图案上形成第一掩模图案，第一掩模图案在与第一方向不同的第二方向上延伸，第一掩模图案包括第一开口，通过利用第一掩模图案执行光刻工艺形成接合垫，通过部分地蚀刻阻挡金属层去除阻挡金属层的角部。
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公开(公告)号：CN118678868A
公开(公告)日：2024-09-20
申请号：CN202311363653.1
申请日：2023-10-20
Applicant: 三星电子株式会社
Abstract: 一种半导体装置包括：在衬底上的多个数据存储图案，多个数据存储图案在平行于衬底的上表面的第一方向上彼此间隔开；在多个数据存储图案上的第一上导线，第一上导线在第一方向上延伸并且连接到多个数据存储图案；在第一上导线上并且在第一方向上延伸的第二上导线；以及多个穿通接触件，其在第一上导线和第二上导线之间并且在第一方向上彼此间隔开。多个穿通接触件被布置为在第一方向上从多个数据存储图案偏移。
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