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公开(公告)号：CN118139407A
公开(公告)日：2024-06-04
申请号：CN202311507978.2
申请日：2023-11-13
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：栅电极，设置在衬底的单元区域内；位线结构对，每个位线结构对包括第一位线结构和第二位线结构；以及延伸部分对，设置在衬底的接口区域内，每个延伸部分对包括分别连接到第一位线结构和第二位线结构的第一延伸部分和第二延伸部分。位线结构对以第一距离彼此间隔开。在每个位线结构对中，第一位线结构和第二位线结构以第一距离彼此间隔开。在每个延伸部分对中，第一延伸部分和第二延伸部分以小于第一距离的第二距离彼此间隔开。
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公开(公告)号：CN116056450A
公开(公告)日：2023-05-02
申请号：CN202211290766.9
申请日：2022-10-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体器件，包括：衬底，包括单元阵列区和外围电路区，并且包括限定在单元阵列区中的多个第一有源区和限定在外围电路区中的至少一个第二有源区；多条位线，布置在衬底的单元阵列区中，并且在第一方向上延伸；多个单元焊盘结构，布置在位线之间，并且各自包括顺序布置在第一有源区的顶表面上的第一导电层、第一中间层和第一金属层；以及外围电路栅电极，设置在衬底的外围电路区上，并且包括顺序布置在至少一个第二有源区上的第二导电层、第二中间层及第二金属层。
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公开(公告)号：CN118139408A
公开(公告)日：2024-06-04
申请号：CN202311617570.0
申请日：2023-11-29
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体装置。所述半导体装置包括：有源图案；栅极结构，在有源图案的上部中；位线结构，在有源图案上，位线结构包括第一金属；第一间隔件，在位线结构的侧壁上，第一间隔件包括比具有比第一金属的电离能小的电离能的第二金属的氧化物；第二间隔件，在第一间隔件的外侧壁上，第二间隔件包括第三金属的氧化物；第三间隔件，在第二间隔件的外侧壁的下部上，第三间隔件包括氮化物；第四间隔件，在第二间隔件的外侧壁的上部和第三间隔件上；第五间隔件和第六间隔件，从第四间隔件的外侧壁在水平方向上顺序地堆叠。
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公开(公告)号：CN118019329A
公开(公告)日：2024-05-10
申请号：CN202311463936.3
申请日：2023-11-06
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：衬底，所述衬底具有有源区域；字线结构，所述字线结构位于所述衬底中并且在第一水平方向上彼此平行地延伸；位线结构，所述位线结构位于所述衬底上并且位于所述字线结构上，并且在与所述第一水平方向相交的第二水平方向上彼此平行地延伸；存储节点接触，所述存储节点接触位于每一个所述位线结构的侧壁上并且电连接到所述有源区域；以及栅栏结构，所述栅栏结构具有位于所述字线结构上并且在所述第一水平方向上延伸的第一线图案部分、在所述第二水平方向上延伸的第二线图案部分、以及在所述位线结构之间从所述第一线图案部分沿垂直方向延伸的柱部分，所述垂直方向与所述衬底的上表面垂直。
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公开(公告)号：CN117295329A
公开(公告)日：2023-12-26
申请号：CN202310634943.9
申请日：2023-05-31
Applicant: 三星电子株式会社
IPC: H10B12/00 , H01L23/528
Abstract: 可以提供一种半导体器件，所述半导体器件包括：第一接触插塞结构，所述第一接触插塞结构位于衬底上；下间隔物结构，所述下间隔物结构位于所述第一接触插塞结构的侧壁上；以及位线结构，所述位线结构位于所述第一接触插塞结构上，并且包括在与所述衬底的上表面基本垂直的垂直方向上堆叠的导电结构和绝缘结构。所述第一接触插塞结构可以包括接触所述衬底的所述上表面的导电焊盘、位于所述导电焊盘上的欧姆接触图案和位于所述欧姆接触图案上的导电填充图案。所述导电填充图案可以包括金属，并且包括具有相对大的宽度的下部和具有相对小的宽度的上部。所述下间隔物结构可以接触所述导电填充图案的侧壁。
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Patent Agency Ranking
公开(公告)号：CN114068550A
公开(公告)日：2022-02-18
申请号：CN202110638451.8
申请日：2021-06-08
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 提供了半导体存储器装置。所述半导体存储器装置包括：基底，具有第一有源图案，第一有源图案包括第一源极/漏极区和第二源极/漏极区；栅电极，与第一有源图案相交并且设置在第一源极/漏极区与第二源极/漏极区之间；位线，与第一有源图案相交并且电连接到第一源极/漏极区；间隔件，设置在位线的侧壁上；接触件，电连接到第二源极/漏极区并且与位线间隔开，间隔件置于接触件与位线之间；界面层，设置在第二源极/漏极区与接触件之间，并且在第二源极/漏极区与接触件之间形成欧姆接触；以及数据存储元件，设置在接触件上。接触件的底部比基底的顶表面低。接触件可以由金属、导电金属氮化物或它们的组合形成。
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公开(公告)号：CN119031705A
公开(公告)日：2024-11-26
申请号：CN202410197691.2
申请日：2024-02-22
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件包括：衬底，包括单元阵列区域和位于单元阵列区域附近的核心区域，单元阵列区域包括暴露有源区的直接接触孔；掩埋接触部，在单元阵列区域中，掩埋接触部连接到存储元件；直接接触部，在单元阵列区域中，该直接接触部包括上层和下层，上层包括金属，并且下层在直接接触孔中与有源区直接接触并且包括该金属的硅化物；位线，与直接接触部的上层接触；以及字线，与位线交叉。
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公开(公告)号：CN118076098A
公开(公告)日：2024-05-24
申请号：CN202311420027.1
申请日：2023-10-30
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件可以包括：器件隔离层，其位于衬底上并且限定有源区域；以及字线结构，其位于由所述器件隔离层和所述有源区域限定的栅极沟槽中。所述字线结构可以包括位于栅极电介质层上的字线。所述字线可以包括位于第一材料层上的第二材料层，所述第二材料层包括掺杂半导体材料，所述第二材料层可以包括具有第一宽度的第一区域和具有第二宽度的第二区域，所述第二宽度可以比所述第一宽度宽。所述第二材料层可以包括位于所述第一区域中的第一材料部分和位于所述第二区域中的第二材料部分。所述掺杂半导体材料可以在所述第一材料部分中具有第一浓度并且在所述第二材料部分中具有第二浓度，所述第二浓度可以比所述第一浓度低。
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公开(公告)号：CN115988872A
公开(公告)日：2023-04-18
申请号：CN202210802234.2
申请日：2022-07-07
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器装置，所述半导体存储器装置包括：第一杂质区，位于基底中；第一位线，跨越基底并且连接到第一杂质区；位线接触件，位于第一位线与第一杂质区之间；以及接触欧姆层，位于位线接触件与第一杂质区之间，其中，位线接触件的底表面的宽度大于接触欧姆层的底表面的宽度。
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公开(公告)号：CN115411039A
公开(公告)日：2022-11-29
申请号：CN202210591218.3
申请日：2022-05-26
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体存储器件，包括：器件隔离图案，在衬底上并限定第一有源部分；在第一有源部分上的第一存储节点焊盘；在衬底中并延伸跨过第一有源部分的字线；在第一存储节点焊盘上并跨越字线的位线；在位线的一侧上并与第一存储节点焊盘相邻的存储节点接触；以及在存储节点接触和第一存储节点焊盘之间的欧姆接触层。欧姆接触层的底表面被圆化。
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