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公开(公告)号：CN112310084B
公开(公告)日：2024-09-06
申请号：CN202010757982.4
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。
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公开(公告)号：CN118574422A
公开(公告)日：2024-08-30
申请号：CN202410497512.7
申请日：2024-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 一些实施例是有关于一种形成集成电路芯片的方法，包括：在衬底上方形成第一导线层级；在第一导线层级上方沉积刻蚀停止层；对刻蚀停止层进行刻蚀，以在第一导线层级上方形成开口；在刻蚀停止层上方沉积阻障层，其中阻障层延伸进入开口；在阻障层上方与开口中沉积第一导体层；平坦化第一导体层，以使第一导体层的顶面被平坦化，其中平坦化停止于暴露出阻障层之前；在第一导体层上方沉积资料储存层与第二导体层；以及图案化阻障层、第一导体层、资料储存层与第二导体层，以在开口处形成内存胞元。
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公开(公告)号：CN111129069B
公开(公告)日：2022-07-22
申请号：CN201911042878.0
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 一种集成电路器件具有RRAM单元，RRAM单元包括顶部电极、RRAM电介质层、和具有与RRAM电介质层相接的表面的底部电极。底部电极的氧化物基本上被从底部电极表面去掉。与底部电极的主体区域相比，底部电极在与表面相邻的分区中具有更高的密度。表面具有2nm或更小的粗糙度Ra。用于形成表面的工艺包括化学机械抛光随后是氢氟酸蚀刻随后是氩离子轰击。通过此工艺形成的RRAM单元阵列在窄分布以及低电阻状态与高电阻状态之间的高分离方面是优越的。本发明实施例涉及集成电路器件以及形成集成电路器件的方法。
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公开(公告)号：CN106601905B
公开(公告)日：2022-06-28
申请号：CN201610755281.0
申请日：2016-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00 , H01L23/522 , H01L27/24
Abstract: 本发明的实施例涉及形成防止对MIM去耦电容器的损坏的集成电路的方法和相关的结构。在一些实施例中，该方法包括在衬底上方的下部ILD层内形成一个或多个下部金属互连结构。多个MIM结构形成在下部金属互连结构上方，并且一个或多个上部金属互连结构形成在多个MIM结构上方的上部ILD层内。下部和上部金属互连结构一起电耦合在第一电压电位和第二电压电位之间串联连接的多个MIM结构。通过放置串联连接的多个MIM结构，第一电压电位(如，电源电压)的耗散在MIM结构上方扩散出去，从而减小在MIM结构的任何一个的电极之间的电压电位差。本发明的实施例还提供了与RRAM工艺相兼容的串联MIM结构。
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公开(公告)号：CN112310084A
公开(公告)日：2021-02-02
申请号：CN202010757982.4
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11504 , H01L27/11507
Abstract: 在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。
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Patent Agency Ranking
公开(公告)号：CN108183107B
公开(公告)日：2020-12-29
申请号：CN201711218990.6
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11592
Abstract: 本发明的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明的实施例还提供了形成该半导体器件的方法。
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公开(公告)号：CN111129069A
公开(公告)日：2020-05-08
申请号：CN201911042878.0
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 一种集成电路器件具有RRAM单元，RRAM单元包括顶部电极、RRAM电介质层、和具有与RRAM电介质层相接的表面的底部电极。底部电极的氧化物基本上被从底部电极表面去掉。与底部电极的主体区域相比，底部电极在与表面相邻的分区中具有更高的密度。表面具有2nm或更小的粗糙度Ra。用于形成表面的工艺包括化学机械抛光随后是氢氟酸蚀刻随后是氩离子轰击。通过此工艺形成的RRAM单元阵列在窄分布以及低电阻状态与高电阻状态之间的高分离方面是优越的。本发明实施例涉及集成电路器件以及形成集成电路器件的方法。
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公开(公告)号：CN110429086A
公开(公告)日：2019-11-08
申请号：CN201810998573.6
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159 , H01L27/11592 , H01L27/115
Abstract: 本申请的各个实施例针对集成电路及其形成方法。在一些实施例中，形成将衬底的存储区域与衬底的逻辑区域分隔开的隔离结构。在半导体存储区域上形成存储单元结构，并且形成覆盖存储单元结构和逻辑半导体区域的存储器覆盖层。对存储器覆盖层实施第一蚀刻以从逻辑半导体区域去除存储器覆盖层，并且限定隔离结构上的倾斜的面向逻辑器件的侧壁。在逻辑半导体区域上形成逻辑器件结构。此外，对存储器覆盖层实施第二蚀刻以从存储器半导体去除存储器覆盖层，同时留下存储器覆盖层的限定面向逻辑器件的侧壁的伪段。
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公开(公告)号：CN104517639B
公开(公告)日：2017-10-27
申请号：CN201310744314.8
申请日：2013-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/56
CPC classification number: G11C13/003 , G11C13/0002 , G11C13/0059 , G11C13/0069 , G11C13/0097 , G11C2013/0071 , G11C2213/79
Abstract: 本发明提供了存储器单元的击穿保护。本发明公开了一种包括下列操作的方法。在复位操作期间，将第一电压施加至一行存储器单元中的每个存储器单元的存取晶体管的栅极，其中，存取晶体管的第一源极/漏极电连接至同一存储器单元中的阻变式随机存取存储器（RRAM）器件的第一电极。当将第一电压施加至存取晶体管的栅极时，将抑制电压施加至多个未选择的存储器单元中的每个存储器单元的RRAM器件的第二电极或存取晶体管的第二源极/漏极。
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公开(公告)号：CN102956439B
公开(公告)日：2016-08-03
申请号：CN201210015271.5
申请日：2012-01-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02
CPC classification number: H01L28/86 , H01L23/5223 , H01L28/40 , H01L28/90 , H01L2924/0002 , H01L2924/00
Abstract: MIM电容器的实施例可以被嵌入到厚的IMD层中，该厚IMD层的厚度(例如，至)足以得到高电容。该厚IMD层可以位于较薄的IMD层上面。MIM电容器可以形成在三个邻近的金属层之中，这些金属层具有两个将这三个邻近的金属层分隔开的厚的IMD层。材料(诸如，TaN或TiN)可以被用作为底部/顶部电极以及Cu阻挡物。厚IMD层上面的金属层可以作为顶部电极连接件。厚IMD层下面的金属层可以作为底部电极连接件。该电容器可以具有不同形状，诸如，圆柱形或凹形。可以使用许多种类的材料(Si3N4、ZrO2、HfO2、BTS...等)作为介电材料。在形成电路的其他无电容器逻辑件时，通过一个或两个额外的掩模形成该MIM电容器。本发明还提供了一种金属绝缘体金属电容器及制造方法。
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