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公开(公告)号：CN116722029A
公开(公告)日：2023-09-08
申请号：CN202310707780.2
申请日：2023-06-14
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/08 , H01L29/78 , H01L21/336
Abstract: 本发明涉及半导体技术领域，尤其是涉及一种半导体器件及其制备方法，包括衬底、纳米片沟道、金属栅、源漏区和绝缘介质层，其中，所述纳米片沟道位于所述衬底的上方，所述金属栅环绕所述纳米片沟道，所述源漏区与所述纳米片沟道连接，所述绝缘介质层位于所述衬底与所述源漏区、所述纳米片沟道之间。本发明通过增加源漏区硅的刻蚀，形成源漏贯穿的沟槽，然后在沟槽中填充绝缘介质材料，形成沟道底部及源漏底部的完全隔离，从根本上消除了源漏之间的衬底寄生沟道及沟道漏电。
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公开(公告)号：CN116705837A
公开(公告)日：2023-09-05
申请号：CN202310773669.3
申请日：2018-10-26
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/78 , H01L21/335 , H01L29/16
Abstract: 本申请提供了一种半导体器件与其制作方法。该制作方法包括：提供具有源区和/或漏区的锗基半导体预备体，源区和/或漏区的掺杂杂质为第一N型杂质；在源区和/或漏区的裸露表面上设置预外延层，预外延层包括基体材料和掺杂在基体材料中的第二N型杂质，基体材料包括非Ge的第IV族元素，第二N型杂质的掺杂浓度在1.0×1020cm‑3～9.0×1021cm‑3之间；向预外延层中注入第三杂质，使得预外延层的远离半导体预备体的部分非晶化，形成外延层；在外延层的远离源区和/或漏区的表面上设置电极层；对设置有电极层的半导体预备体进行热处理，形成源接触和/或漏接触。该制作方法形成的源接触和/或漏接触的接触电阻较小。
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公开(公告)号：CN116598296A
公开(公告)日：2023-08-15
申请号：CN202310560859.7
申请日：2023-05-17
Applicant: 中国科学院微电子研究所
IPC: H01L25/07 , H01L23/482 , H01L23/485 , H01L21/60
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，以在三维叠层互补晶体管中位于上部的晶体管为P型环栅晶体管、且P型环栅晶体管包括的半导体基底和沟道区内含有锗时，提高三维叠层互补晶体管的工作性能。所述半导体器件包括：第一半导体基底、N型环栅晶体管、第二半导体基底、键合互连层和P型环栅晶体管。N型环栅晶体管形成在第一半导体基底上。第二半导体基底形成在N型环栅晶体管上方。键合互连层位于N型环栅晶体管和第二半导体基底之间。键合互连层的材料包括三氧化二钇，第二半导体基底和N型环栅晶体管通过键合互连层键合。P型环栅晶体管形成在第二半导体基底上。第二半导体基底和P型环栅晶体管包括的沟道区内均含有锗。
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公开(公告)号：CN111415902B
公开(公告)日：2023-07-14
申请号：CN202010147555.4
申请日：2020-03-05
Applicant: 中国科学院微电子研究所
IPC: H01L21/768 , H01L23/528 , B82Y40/00
Abstract: 本发明公开一种金属纳米结构及其制作方法、电子器件、电子设备，涉及纳米结构制作技术领域，以有效地解决常规图案化工艺不适用于金属纳米结构制作的问题。金属纳米结构的制作方法包括，提供衬底；在衬底上形成图案化纳米结构；在图案化纳米结构背离衬底的表面形成金属纳米结构。所述金属纳米结构采用本发明提供的制作方法制成，本发明提供的金属纳米结构应用于电子器件和电子设备中。
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公开(公告)号：CN110277490B
公开(公告)日：2023-06-09
申请号：CN201910552881.0
申请日：2019-06-24
Applicant: 中国科学院微电子研究所
Abstract: 一种STT‑MRAM参考单元及其制备方法及包含该参考单元的芯片，该参考单元包含两个并联的支路，其中一个支路上包含两个串联的隧道结，这两个串联的隧道结阻态不同，一个隧道结的自由层与另一个隧道结的自由层串联连接。通过自由层与自由层的互联，在初始化时仅通过单向电流即可实现，方便简单；另外，在数据读出时，由于两个串联的隧道结通过自由层相连接，在读出电流与初始化电流的方向相同时，无论如何都不会产生某一个隧道结发生翻转的情形，具有很高的可靠性，避免了现有技术中参考层与自由层连接形式对应的读出时较容易使其中一个隧道结发生翻转的问题，此外，对应的制备工艺相对简单，省去了传统结构中的通孔。
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Patent Agency Ranking
公开(公告)号：CN109713118B
公开(公告)日：2023-05-23
申请号：CN201811604863.4
申请日：2018-12-26
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供一种磁阻式随机存储器及其制造方法，在保护层沿自旋轨道耦合层中的电流方向一侧上覆盖有应力层，这样，由于应力层的存在，会在磁性层的局部表面上产生应力，从而形成直于电流源方向上形成横向不对称结构，当自旋轨道耦合层中通入电流时，在应力作用下使得磁性层的自旋轨道耦合作用为非对称，从而，在局部应力作用下实现磁矩的定向翻转。
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公开(公告)号：CN116130418A
公开(公告)日：2023-05-16
申请号：CN202310004400.9
申请日：2023-01-03
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238
Abstract: 本发明公开一种半导体器件的制造方法，涉及半导体技术领域，用于提升Forksheet器件的良率，利于提升Forksheet器件的电学性能。所述半导体器件的方法包括：在半导体基底上形成层叠设置的沟道层和牺牲层。在层叠设置的沟道层和牺牲层上依次形成第一掩膜和第二掩膜。在第一掩膜和第二掩膜的掩膜作用下，对层叠设置的沟道层和牺牲层、以及部分半导体基底进行第一图案化处理，以形成第一凹槽。并在第一凹槽内形成浅槽隔离材料。去除第一掩膜。并在第二掩膜的掩膜作用下，对层叠设置的沟道层和牺牲层进行第二图案化处理，以形成第二凹槽。形成填充满第二凹槽的隔离墙。基于层叠设置的沟道层和牺牲层剩余在隔离墙沿宽度方向两侧的部分分别形成第一晶体管和第二晶体管。
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公开(公告)号：CN116072540A
公开(公告)日：2023-05-05
申请号：CN202211488838.0
申请日：2022-11-23
Applicant: 中国科学院微电子研究所
IPC: H01L21/311
Abstract: 本发明提供了一种正方形氧化硅纳米孔的制备方法，包括S1，提供一衬底晶圆，在衬底晶圆的表面形成SiO2介质层；S2，在SiO2介质层表面依次旋涂SOC和SiBarc，分别形成SOC掩膜层和SiBarc掩膜层；S3，在SiBarc掩膜层表面涂覆光刻胶，并对光刻胶曝光、显影，以阵列形成圆形通孔；S4，刻蚀SiBarc掩膜层，在SiBarc掩膜层上形成圆形通孔；S5，刻蚀SOC掩膜层，在SOC掩膜层上形成圆形通孔；S6，刻蚀SiO2介质层，在SiO2介质层阵列形成正方形通孔。以ICP光刻机设备或其他简单的制备方式，以SOC作为硬掩膜，利用常规光刻工艺形成圆孔图形阵列，通过与刻蚀氧化硅时特殊的等离子体作用，即制得正方形纳米通孔，工艺简单，适合大规模应用。
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公开(公告)号：CN116072174A
公开(公告)日：2023-05-05
申请号：CN202211656274.7
申请日：2022-12-22
Applicant: 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
Abstract: 本发明涉及一种VCMA‑STT MTJ的存储单元及存储方法，VCMA‑STT MTJ的存储单元包括：多个VCMA‑STT MTJ器件；驱动电路，被配置为器件施加电压，包括施加第一电压，调控MTJ的自由层的临界翻转电流；施加第二电压，调控MTJ自由层的磁矩方向。本发明通过电压调控实现了器件在VCMA和STT模式下切换，实现了存储器件的选通开关和存储功能，替代了现有技术中的1T‑1R存储结构，规避了与CMOS集成的工艺复杂度，在特定小规模原型存储阵列的实现中具有较大的科研使用价值。
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公开(公告)号：CN109904309B
公开(公告)日：2023-04-18
申请号：CN201910208579.3
申请日：2019-03-19
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供一种多态磁存储器及其制造方法，自旋轨道耦合层上设置有磁阻隧道结，沿磁阻隧道结一侧注入掺杂离子之后，进行热退火，从而，在自旋轨道耦合层所在平面内、垂直于电流方向上，在磁阻隧道结内的掺杂离子具有浓度的梯度变化，进而，在垂直于电流方向上形成对称性的破坏，当自旋轨道耦合层中通入电流时，无需外加磁场，磁阻随电流线性多态输出，实现多态存储，可以满足神经网络突触的硬件需求，应用至神经网络计算中。
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