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公开(公告)号：CN105940498A
公开(公告)日：2016-09-14
申请号：CN201580006779.0
申请日：2015-03-11
Applicant: 富士电机株式会社 , 独立行政法人产业技术总合研究所
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12 , H01L29/417
Abstract: 本发明的碳化硅半导体装置具有：n+型碳化硅基板(1)；n型碳化硅外延层(2)；p+型基区(3)，其选择性地形成于n型碳化硅外延层(2)的表面层；n+型源区(6)，其选择性地生成于p+型基区(3)内；TiN膜(11)和Ni膜(12)，其作为电连接到n+型源区(6)而形成的源电极；栅绝缘膜(8)，其形成于p+型基区(3)的被n型碳化硅外延层(2)与n+型源区(6)所夹的部分的表面上；栅电极(9)，其形成于栅绝缘膜(8)上；漏电极，其形成于n+型碳化硅基板(1)的背面侧；以及半导体装置用的金属配线，其与作为源电极的TiN膜(11)和Ni膜(12)连接，以铝作为材料而形成，并在该形成后通过低温氮退火形成，即使在高温下对栅极施加负电压，也能够抑制阈值电压的降低。
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公开(公告)号：CN112655096A
公开(公告)日：2021-04-13
申请号：CN201980057211.X
申请日：2019-10-18
Applicant: 富士电机株式会社 , 国立研究开发法人产业技术总合研究所 , 株式会社东芝
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 一种超结碳化硅半导体装置具备：第一导电型的碳化硅半导体基板(1)、第一导电型的第一半导体层(2)、重复交替地配置有外延生长的第一导电型的第一柱区(31)和离子注入的第二导电型的第二柱区(30)的并列pn区(33)、第二导电型的第二半导体层(16)、第一导电型的第一半导体区(17)、沟槽(23)、隔着栅绝缘膜(19)而设置在沟槽(23)的内部的栅电极(20)、以及第一电极(22)。第一柱区的杂质浓度为1.1×1016/cm3以上且5.0×1016/cm3以下。
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公开(公告)号：CN106796956B
公开(公告)日：2020-11-27
申请号：CN201580054438.0
申请日：2015-12-16
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L29/12 , H01L29/739
Abstract: 本发明的目的在于提供碳化硅半导体装置及碳化硅半导体装置的制造方法。在碳化硅半导体衬底的正面侧设有由p‑型阱层(4)、n+型源区(6)、栅极绝缘膜(8)和栅极(9)组成的MOS栅极结构。层间绝缘膜(10)以覆盖栅极(9)的方式设置，并与栅极绝缘膜(8)接触。钛膜(16)隔着氮化钛膜(11)覆盖层间绝缘膜(10)。源极(14)以不与层间绝缘膜(10)接触的方式设置在钛膜(16)的表面。此外，源极(14)经由钛膜(16)和正面硅化物层(12)与p‑型阱层(4)和n+型源区(6)电连接。钛膜具有在高温动作时吸附或屏蔽从源极(14)产生的氢原子或氢离子的功能。据此，能稳定获得预定的电特性，提高可靠性。
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公开(公告)号：CN105474403B
公开(公告)日：2018-10-23
申请号：CN201480044980.3
申请日：2014-07-11
Applicant: 富士电机株式会社 , 独立行政法人产业技术总合研究所
IPC: H01L29/78 , H01L29/12 , H01L29/739
Abstract: 在n+型SiC半导体基板(1)上的n‑型SiC层(2)的表面，选择性地形成p+层(3)，在n‑型SiC层(2)和p+层(3)之上，形成有p基层(4)。在p基层(4)的表面层选择性地形成有p+接触层(5)。以从表面贯通p基层(4)而到达n‑型SiC层(2)的方式形成有n反型层(6)。在p+接触层(5)和n反型层(6)夹住的p基层(4)的表面露出部上，隔着栅绝缘膜(9)设有栅电极层(8)，设有与p+接触层(5)和n+源层(7)接触的源电极(10)。在背面设有漏电极(11)。p+层(3)的一部分以在n反型层(6)的漏电极(11)侧的区域通过结合部而结合，并与p+层(3)的漏电极(11)侧的一部分接触的方式形成有p+层(31)。
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公开(公告)号：CN108028282A
公开(公告)日：2018-05-11
申请号：CN201680050672.0
申请日：2016-09-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
CPC classification number: H01L29/063 , H01L21/046 , H01L29/06 , H01L29/1095 , H01L29/12 , H01L29/1608 , H01L29/66068 , H01L29/78 , H01L29/7813
Abstract: 在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p+型基区(4)，第二p+型基区(4)形成在沟槽(16)的底部。另外，n型高浓度区域(5)的深度比第一p型基区(3)和第二p+型基区(4)的深度深。由此，能够以简单的方法缓和沟槽底部的栅绝缘膜的电场强度，确保有源部的耐电压的同时使导通电阻下降。
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公开(公告)号：CN104303312B
公开(公告)日：2018-03-20
申请号：CN201380022008.1
申请日：2013-03-14
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/12
CPC classification number: H01L29/7802 , H01L21/02529 , H01L21/046 , H01L29/045 , H01L29/0696 , H01L29/1095 , H01L29/1608 , H01L29/66068 , H01L29/66333 , H01L29/66712 , H01L29/7395
Abstract: 本发明提供一种即使在施加高电压时也不会产生栅极氧化膜击穿和可靠性变差、且能够具有低通态电阻的立式SiC‑MOSFET和IGBT以及它们的制造方法。在立式MOSFET中，代替阱区(6)，而将半导体层(3)和基极层(4)键合，以作为键合部而包含距相对置的全部的源极区域的中心最远且等距离、并且距源极区域的与中心最远离的端部最近且等距离的点。
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公开(公告)号：CN106796956A
公开(公告)日：2017-05-31
申请号：CN201580054438.0
申请日：2015-12-16
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L29/12 , H01L29/739
Abstract: 本发明的目的在于提供碳化硅半导体装置及碳化硅半导体装置的制造方法。在碳化硅半导体衬底的正面侧设有由p‑型阱层(4)、n+型源区(6)、栅极绝缘膜(8)和栅极(9)组成的MOS栅极结构。层间绝缘膜(10)以覆盖栅极(9)的方式设置，并与栅极绝缘膜(8)接触。钛膜(16)隔着氮化钛膜(11)覆盖层间绝缘膜(10)。源极(14)以不与层间绝缘膜(10)接触的方式设置在钛膜(16)的表面。此外，源极(14)经由钛膜(16)和正面硅化物层(12)与p‑型阱层(4)和n+型源区(6)电连接。钛膜具有在高温动作时吸附或屏蔽从源极(14)产生的氢原子或氢离子的功能。据此，能稳定获得预定的电特性，提高可靠性。
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公开(公告)号：CN105493245A
公开(公告)日：2016-04-13
申请号：CN201480048187.0
申请日：2014-08-08
Applicant: 富士电机株式会社 , 独立行政法人产业技术总合研究所
CPC classification number: H01L29/1608 , H01L21/0485 , H01L21/283 , H01L21/324 , H01L29/45 , H01L29/66068 , H01L29/66477 , H01L29/7802
Abstract: 在n-型碳化硅基板(1)的表面选择性地形成红外线吸收膜(8)，在n-型碳化硅基板(1)上，在除红外线吸收膜(8)的形成区域以外的区域依次选择性地形成包括铝的p型接触图案(9)和包括镍的Ni图案(10)之后，通过快速退火处理对n-型碳化硅基板(1)进行加热，形成包括p型接触图案(9)和硅化的Ni图案(10)的欧姆电极。
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公开(公告)号：CN105474403A
公开(公告)日：2016-04-06
申请号：CN201480044980.3
申请日：2014-07-11
Applicant: 富士电机株式会社 , 独立行政法人产业技术总合研究所
IPC: H01L29/78 , H01L29/12 , H01L29/739
CPC classification number: H01L29/7802 , H01L21/046 , H01L29/045 , H01L29/0623 , H01L29/063 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/12 , H01L29/1608 , H01L29/66068 , H01L29/7395
Abstract: 在n+型SiC半导体基板(1)上的n-型SiC层(2)的表面，选择性地形成p+层(3)，在n-型SiC层(2)和p+层(3)之上，形成有p基层(4)。在p基层(4)的表面层选择性地形成有p+接触层(5)。以从表面贯通p基层(4)而到达n-型SiC层(2)的方式形成有n反型层(6)。在p+接触层(5)和n反型层(6)夹住的p基层(4)的表面露出部上，隔着栅绝缘膜(9)设有栅电极层(8)，设有与p+接触层(5)和p基层(4)接触的源电极(10)。在背面设有漏电极(11)。p+层(3)的一部分以在n反型层(6)的漏电极(11)侧的区域通过结合部而结合，并与p+层(3)的漏电极(11)侧的一部分接触的方式形成有p+层(31)。
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