公开(公告)号：CN104303312A

公开(公告)日：2015-01-21

申请号：CN201380022008.1

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 田中敦之 ,  岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/02529 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

Abstract: 本发明提供一种即使在施加高电压时也不会产生栅极氧化膜击穿和可靠性变差、且能够具有低通态电阻的立式SiC-MOSFET和IGBT以及它们的制造方法。在立式MOSFET中，代替阱区(6)，而将半导体层(3)和基极层(4)键合，以作为键合部而包含距相对置的全部的源极区域的中心最远且等距离、并且距源极区域的与中心最远离的端部最近且等距离的点。

公开(公告)号：CN104303312B

公开(公告)日：2018-03-20

申请号：CN201380022008.1

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 田中敦之 ,  岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/02529 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

Abstract: 本发明提供一种即使在施加高电压时也不会产生栅极氧化膜击穿和可靠性变差、且能够具有低通态电阻的立式SiC‑MOSFET和IGBT以及它们的制造方法。在立式MOSFET中，代替阱区(6)，而将半导体层(3)和基极层(4)键合，以作为键合部而包含距相对置的全部的源极区域的中心最远且等距离、并且距源极区域的与中心最远离的端部最近且等距离的点。

公开(公告)号：CN104205316B

公开(公告)日：2016-09-07

申请号：CN201380018848.0

申请日：2013-03-18

Applicant: 富士电机株式会社

Inventor： 田中敦之 ,  辻崇

IPC: H01L21/66

CPC classification number: H01L23/544 ,  G01N21/9501 ,  H01L21/67282 ,  H01L21/67288 ,  H01L22/12 ,  H01L29/1608 ,  H01L29/2003 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/54433 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明形成作为对在半导体基板(10)内部制作的芯片的区域(11A)进行规定的坐标位置的基准的标记(11(11a～11c))，检测半导体基板(10)上的结晶缺陷(12)。然后基于标记(11(11a～11c))，对检测到的结晶缺陷(12)的坐标位置进行检测。由此，能检测出制作在半导体基板(10)上的半导体芯片中的哪个芯片的哪个位置含有结晶缺陷(12)。由此，能容易地检测出半导体基板上结晶缺陷的位置包含在哪个半导体装置的哪个位置。

公开(公告)号：CN104205316A

公开(公告)日：2014-12-10

申请号：CN201380018848.0

申请日：2013-03-18

Applicant: 富士电机株式会社

Inventor： 田中敦之 ,  辻崇

IPC: H01L21/66

CPC classification number: H01L23/544 ,  G01N21/9501 ,  H01L21/67282 ,  H01L21/67288 ,  H01L22/12 ,  H01L29/1608 ,  H01L29/2003 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/54433 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明形成作为对在半导体基板(10)内部制作的芯片的区域(11A)进行规定的坐标位置的基准的标记(11(11a～11c))，检测半导体基板(10)上的结晶缺陷(12)。然后基于标记(11(11a～11c))，对检测到的结晶缺陷(12)的坐标位置进行检测。由此，能检测出制作在半导体基板(10)上的半导体芯片中的哪个芯片的哪个位置含有结晶缺陷(12)。由此，能容易地检测出半导体基板上结晶缺陷的位置包含在哪个半导体装置的哪个位置。