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公开(公告)号：CN104321873A
公开(公告)日：2015-01-28
申请号：CN201380022013.2
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L29/47 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/41 , H01L29/78 , H01L29/872
CPC classification number: H01L29/7839 , H01L21/02664 , H01L29/045 , H01L29/0615 , H01L29/0619 , H01L29/0661 , H01L29/1095 , H01L29/1608 , H01L29/2003 , H01L29/402 , H01L29/41741 , H01L29/6606 , H01L29/66477 , H01L29/7802 , H01L29/7811 , H01L29/872
Abstract: 在碳化硅基板基体的表面层选择性地设置p+型区(3)、(4)以及p型区(5)。p+型区(3)设置在包围活性区(101)的耐压构造部(102)。p+型区(4)设置在活性区(101)且构成JBS构造。p型区(5)包围p+型区(3)，构成结终端(JTE)构造。肖特基电极(9)与n型碳化硅外延层(2)形成肖特基结。此外，肖特基电极(9)在覆盖p+型区(3)的一部分以及p型区(5)的层问绝缘膜(6)上伸出，该伸出的部分作为场板发挥作用。由此，可以提供能够维持高耐压、且使用具有高可靠性的宽带隙半导体而构成的半导体装置及其制造方法。
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公开(公告)号：CN110660858B
公开(公告)日：2025-02-25
申请号：CN201910337866.4
申请日：2019-04-25
Applicant: 富士电机株式会社
Abstract: 本发明提供在高温下能提高基于栅极电压控制的电流控制性的碳化硅半导体装置。在p型基区(23)的比有源区靠外侧的p型基区延伸部(23’)设置p+型高浓度区(51)。在与半导体基板的正面平行的第一方向X上，在p+型高浓度区(51)与n+型源区(24)之间，以及在与半导体基板(10)的正面平行且与第一方向X正交的第二方向Y上在p+型高浓度区与最外侧的沟槽(26)之间的部分是构成p型基区延伸部(23’)的p型碳化硅外延层，且在半导体基板的正面(13a)露出。第一方向X上从p+型高浓度区到n+型源区的第一距离X1为0.6μm以上。第二方向Y上从p+型高浓度区到最外侧的沟槽的第二距离Y1为0.6μm以上。
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公开(公告)号：CN117410286A
公开(公告)日：2024-01-16
申请号：CN202310584630.7
申请日：2023-05-23
Applicant: 富士电机株式会社
Inventor： 辻崇
Abstract: 本发明提供能够抑制双极劣化的碳化硅半导体装置。p++型接触区呈岛状散布配置，p‑型基区中，至少在p++型接触区的正下方的空穴电流区，杂质浓度为5×1016/cm3以下。彼此相邻的栅极沟槽之间的电解缓和用的p+型区被分离为与空穴电流区相接的第一部分和仅与p‑型基区中的除空穴电流区以外的区域相接的第二部分。在体二极管导通时，正向电流If通过p++型接触区、空穴电流区以及第一部分流入n‑型漏区。因此，仅向n‑型漏区中的第一部分的正下方的空穴注入区注入空穴，在空穴注入区的周围形成不存在空穴的区域。
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公开(公告)号：CN104335328A
公开(公告)日：2015-02-04
申请号：CN201380018092.X
申请日：2013-03-14
Applicant: 富士电机株式会社
IPC: H01L21/28 , H01L21/329 , H01L29/47 , H01L29/872
CPC classification number: H01L29/1608 , H01L21/02068 , H01L21/02529 , H01L21/02609 , H01L21/0485 , H01L21/0495 , H01L29/45 , H01L29/47 , H01L29/6606 , H01L29/66227 , H01L29/872
Abstract: 一种碳化硅半导体装置的制造方法，具有：工序(A)，准备第一导电型的碳化硅基板(1)；工序(B)，在上述第一导电型的碳化硅基板(1)的一个主面上形成第一导电型的外延层(2)；工序(C)，在上述第一导电型的碳化硅基板(1)的另一个主面上形成第一金属层；工序(D)，在上述工序(C)之后，对上述碳化硅基板进行热处理，在上述第一金属层与上述碳化硅基板的另一主面之间形成欧姆结，在上述第一金属层上形成与其他金属贴紧度良好的物质(10)的层；工序(E)，在上述工序(D)之后，将另一主面上的第一金属层(8)表面的杂质除去并进行清洗，在1100℃以上的温度下进行上述工序(D)的热处理。
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公开(公告)号：CN117594651A
公开(公告)日：2024-02-23
申请号：CN202310757775.2
申请日：2023-06-26
Applicant: 富士电机株式会社
Inventor： 辻崇
Abstract: 本发明提供一种能够抑制双极劣化的碳化硅半导体装置。p++型外周接触区(43)设置于边缘终端区，将有源区的周围包围成使角部弯曲成圆弧状的矩形形状。p++型外周接触区(43)隔着绝缘层与半导体基板(30)的正面上的栅极流道对置。在有源区隔着绝缘层而与半导体基板(30)的正面上的栅极焊盘对置地设置有p++型区域(44)。p++型外周接触区(43)和p++型区域(44)与形成源电极和源极接触的p++型接触区(6)分离而设置。以在有源区的中央侧和端部侧都成为相同的布局的方式，以均匀的布局遍及有源区的整个区域而配置有p++型接触区(6)和形成有源极接触的接触孔(11a)。
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Patent Agency Ranking
公开(公告)号：CN104335328B
公开(公告)日：2018-02-06
申请号：CN201380018092.X
申请日：2013-03-14
Applicant: 富士电机株式会社
IPC: H01L21/28 , H01L21/329 , H01L29/47 , H01L29/872
CPC classification number: H01L29/1608 , H01L21/02068 , H01L21/02529 , H01L21/02609 , H01L21/0485 , H01L21/0495 , H01L29/45 , H01L29/47 , H01L29/6606 , H01L29/66227 , H01L29/872
Abstract: 一种碳化硅半导体装置的制造方法，具有：工序(A)，准备第一导电型的碳化硅基板(1)；工序(B)，在上述第一导电型的碳化硅基板(1)的一个主面上形成第一导电型的外延层(2)；工序(C)，在上述第一导电型的碳化硅基板(1)的另一个主面上形成第一金属层；工序(D)，在上述工序(C)之后，对上述碳化硅基板进行热处理，在上述第一金属层与上述碳化硅基板的另一主面之间形成欧姆结，在上述第一金属层上形成与其他金属贴紧度良好的物质(10)的层；工序(E)，在上述工序(D)之后，将另一主面上的第一金属层(8)表面的杂质除去并进行清洗，在1100℃以上的温度下进行上述工序(D)的热处理。
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公开(公告)号：CN104205316B
公开(公告)日：2016-09-07
申请号：CN201380018848.0
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L21/66
CPC classification number: H01L23/544 , G01N21/9501 , H01L21/67282 , H01L21/67288 , H01L22/12 , H01L29/1608 , H01L29/2003 , H01L2223/5442 , H01L2223/54426 , H01L2223/54433 , H01L2223/54453 , H01L2924/0002 , H01L2924/00
Abstract: 本发明形成作为对在半导体基板(10)内部制作的芯片的区域(11A)进行规定的坐标位置的基准的标记(11(11a～11c))，检测半导体基板(10)上的结晶缺陷(12)。然后基于标记(11(11a～11c))，对检测到的结晶缺陷(12)的坐标位置进行检测。由此，能检测出制作在半导体基板(10)上的半导体芯片中的哪个芯片的哪个位置含有结晶缺陷(12)。由此，能容易地检测出半导体基板上结晶缺陷的位置包含在哪个半导体装置的哪个位置。
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公开(公告)号：CN104205316A
公开(公告)日：2014-12-10
申请号：CN201380018848.0
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L21/66
CPC classification number: H01L23/544 , G01N21/9501 , H01L21/67282 , H01L21/67288 , H01L22/12 , H01L29/1608 , H01L29/2003 , H01L2223/5442 , H01L2223/54426 , H01L2223/54433 , H01L2223/54453 , H01L2924/0002 , H01L2924/00
Abstract: 本发明形成作为对在半导体基板(10)内部制作的芯片的区域(11A)进行规定的坐标位置的基准的标记(11(11a～11c))，检测半导体基板(10)上的结晶缺陷(12)。然后基于标记(11(11a～11c))，对检测到的结晶缺陷(12)的坐标位置进行检测。由此，能检测出制作在半导体基板(10)上的半导体芯片中的哪个芯片的哪个位置含有结晶缺陷(12)。由此，能容易地检测出半导体基板上结晶缺陷的位置包含在哪个半导体装置的哪个位置。
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公开(公告)号：CN110660858A
公开(公告)日：2020-01-07
申请号：CN201910337866.4
申请日：2019-04-25
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/16 , H01L29/06 , H01L21/336
Abstract: 本发明提供在高温下能提高基于栅极电压控制的电流控制性的碳化硅半导体装置。在p型基区(23)的比有源区靠外侧的p型基区延伸部(23’)设置p+型高浓度区(51)。在与半导体基板的正面平行的第一方向X上，在p+型高浓度区(51)与n+型源区(24)之间，以及在与半导体基板(10)的正面平行且与第一方向X正交的第二方向Y上在p+型高浓度区与最外侧的沟槽(26)之间的部分是构成p型基区延伸部(23’)的p型碳化硅外延层，且在半导体基板的正面(13a)露出。第一方向X上从p+型高浓度区到n+型源区的第一距离X1为0.6μm以上。第二方向Y上从p+型高浓度区到最外侧的沟槽的第二距离Y1为0.6μm以上。
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公开(公告)号：CN104321873B
公开(公告)日：2019-05-07
申请号：CN201380022013.2
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L29/47 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/41 , H01L29/78 , H01L29/872
Abstract: 在碳化硅基板基体的表面层选择性地设置p+型区(3)、(4)以及p型区(5)。p+型区(3)设置在包围活性区(101)的耐压构造部(102)。p+型区(4)设置在活性区(101)且构成JBS构造。p型区(5)包围p+型区(3)，构成结终端(JTE)构造。肖特基电极(9)与n型碳化硅外延层(2)形成肖特基结。此外，肖特基电极(9)在覆盖p+型区(3)的一部分以及p型区(5)的层问绝缘膜(6)上伸出，该伸出的部分作为场板发挥作用。由此，可以提供能够维持高耐压、且使用具有高可靠性的宽带隙半导体而构成的半导体装置及其制造方法。
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