公开(公告)号：CN106796956B

公开(公告)日：2020-11-27

申请号：CN201580054438.0

申请日：2015-12-16

Applicant: 富士电机株式会社

Inventor： 熊谷直树 ,  堤岳志 ,  酒井善行 ,  大西泰彦 ,  藤本卓巳 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L29/78 ,  H01L21/28 ,  H01L29/12 ,  H01L29/739

Abstract: 本发明的目的在于提供碳化硅半导体装置及碳化硅半导体装置的制造方法。在碳化硅半导体衬底的正面侧设有由p‑型阱层(4)、n+型源区(6)、栅极绝缘膜(8)和栅极(9)组成的MOS栅极结构。层间绝缘膜(10)以覆盖栅极(9)的方式设置，并与栅极绝缘膜(8)接触。钛膜(16)隔着氮化钛膜(11)覆盖层间绝缘膜(10)。源极(14)以不与层间绝缘膜(10)接触的方式设置在钛膜(16)的表面。此外，源极(14)经由钛膜(16)和正面硅化物层(12)与p‑型阱层(4)和n+型源区(6)电连接。钛膜具有在高温动作时吸附或屏蔽从源极(14)产生的氢原子或氢离子的功能。据此，能稳定获得预定的电特性，提高可靠性。

公开(公告)号：CN106796956A

公开(公告)日：2017-05-31

申请号：CN201580054438.0

申请日：2015-12-16

Applicant: 富士电机株式会社

Inventor： 熊谷直树 ,  堤岳志 ,  酒井善行 ,  大西泰彦 ,  藤本卓巳 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L29/78 ,  H01L21/28 ,  H01L29/12 ,  H01L29/739

Abstract: 本发明的目的在于提供碳化硅半导体装置及碳化硅半导体装置的制造方法。在碳化硅半导体衬底的正面侧设有由p‑型阱层(4)、n+型源区(6)、栅极绝缘膜(8)和栅极(9)组成的MOS栅极结构。层间绝缘膜(10)以覆盖栅极(9)的方式设置，并与栅极绝缘膜(8)接触。钛膜(16)隔着氮化钛膜(11)覆盖层间绝缘膜(10)。源极(14)以不与层间绝缘膜(10)接触的方式设置在钛膜(16)的表面。此外，源极(14)经由钛膜(16)和正面硅化物层(12)与p‑型阱层(4)和n+型源区(6)电连接。钛膜具有在高温动作时吸附或屏蔽从源极(14)产生的氢原子或氢离子的功能。据此，能稳定获得预定的电特性，提高可靠性。

公开(公告)号：CN104584221B

公开(公告)日：2017-04-19

申请号：CN201380042956.1

申请日：2013-02-13

Applicant: 富士电机株式会社

Inventor： 熊谷直树

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/046 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/66068 ,  H01L29/7395

Abstract: 在由宽带隙半导体构成的n+半导体基板(1)的正面上，设置有n‑漂移区域(2)。在n‑漂移区域(2)的表面层选择性地设置有p沟道区域(3)。在n‑漂移区域(2)的内部，以与p沟道区域(3)的下部接触的方式设置有高浓度p+基区(4)。在高浓度p+基区(4)的内部，在n+半导体基板(1)侧选择性地设置有n+高浓度区域(11)。n+高浓度区域(11)具有在高浓度p+基区(4)排列的方向延伸的条纹状的平面布局。n+高浓度区域(11)在条纹长边方向的一个端部与JFET区域接触。另外，n+高浓度区域(11)的n+半导体基板(1)侧与n‑漂移区域(2)中被高浓度p+基区(4)与n+半导体基板(1)夹住的部分接触。

公开(公告)号：CN104584221A

公开(公告)日：2015-04-29

申请号：CN201380042956.1

申请日：2013-02-13

Applicant: 富士电机株式会社

Inventor： 熊谷直树

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/046 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/66068 ,  H01L29/7395

Abstract: 在由宽带隙半导体构成的n+半导体基板(1)的正面上，设置有n-漂移区域(2)。在n-漂移区域(2)的表面层选择性地设置有p沟道区域(3)。在n-漂移区域(2)的内部，以与p沟道区域(3)的下部接触的方式设置有高浓度p+基区(4)。在高浓度p+基区(4)的内部，在n+半导体基板(1)侧选择性地设置有n+高浓度区域(11)。n+高浓度区域(11)具有在高浓度p+基区(4)排列的方向延伸的条纹状的平面布局。n+高浓度区域(11)在条纹长边方向的一个端部与JFET区域接触。另外，n+高浓度区域(11)的n+半导体基板(1)侧与n-漂移区域(2)中被高浓度p+基区(4)与n+半导体基板(1)夹住的部分接触。