公开(公告)号：CN119092536A

公开(公告)日：2024-12-06

申请号：CN202410480366.7

申请日：2024-04-22

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  野口晴司 ,  内藤达也 ,  菅沼奈央 ,  山田拓弥 ,  古川畅昭 ,  浜崎竜太郎

IPC: H01L29/739 ,  H01L29/423

Abstract: 本发明提供一种半导体装置，所述半导体装置具备：有源部、设置于半导体基板的第一导电型的漂移区、设置于所述漂移区的上方的第二导电型的基区、设置于所述半导体基板的上方的栅极焊盘、设置于所述半导体基板的上方的发射电极、在所述有源部中设置于所述半导体基板的正面的栅极沟槽部、以及用于将所述栅极焊盘与所述栅极沟槽部连接的栅极布线部，所述栅极布线部具有沿预先确定的方向延伸的第一栅极沟槽布线部、以及沿与所述第一栅极沟槽布线部不同的方向延伸并与所述第一栅极沟槽布线部在交叉部交叉的第二栅极沟槽布线部，所述发射电极设置于所述交叉部的上方。

公开(公告)号：CN116613202A

公开(公告)日：2023-08-18

申请号：CN202211675712.4

申请日：2022-12-26

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  山野彰生 ,  野口晴司 ,  浜崎竜太郎 ,  山田拓弥 ,  尾崎大辅

IPC: H01L29/739 ,  H01L29/423

Abstract: 提供一种半导体装置，降低半导体装置的导通损耗。与栅极沟槽部接触的两个台面部中的一个台面部是掺杂浓度高于漂移区的掺杂浓度的第一导电型的发射区与栅极沟槽部接触地配置的有源台面部，与栅极沟槽部接触的两个台面部中的另一个台面部是不具有发射区的虚设台面部，虚设台面部与发射电极之间的电阻即虚设接触电阻是有源台面部与发射电极之间的电阻即有源接触电阻的1000倍以上。

公开(公告)号：CN115443541A

公开(公告)日：2022-12-06

申请号：CN202180030568.6

申请日：2021-11-15

Applicant: 富士电机株式会社

Inventor： 内田美佐稀 ,  吉村尚 ,  泷下博 ,  谷口竣太郎 ,  野口晴司 ,  樱井洋辅

IPC: H01L29/739 ,  H01L29/78 ,  H01L29/06 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，其具备：缓冲区，其掺杂浓度比体施主浓度高；第一低浓度氢峰，其配置于缓冲区；第二低浓度氢峰，其在缓冲区配置在比第一低浓度氢峰更靠近下表面的位置；高浓度氢峰，其在缓冲区配置在比第二低浓度氢峰更靠近下表面的位置，并且氢化学浓度比所述第二低浓度氢峰高；平坦区，其包括第一低浓度氢峰与第二低浓度氢峰之间的区域、以及设置有第二低浓度氢峰的区域，所述平坦区的掺杂浓度高于体施主浓度，并且掺杂浓度的平均值是第二低浓度氢峰与高浓度氢峰之间的掺杂浓度的极小值以下。

公开(公告)号：CN109314139B

公开(公告)日：2022-04-15

申请号：CN201780032407.4

申请日：2017-09-15

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 宫田大嗣 ,  野口晴司 ,  吉田崇一 ,  田边広光 ,  河野宪司 ,  大仓康嗣

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/41 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 对插塞电极(12)进行凹蚀而使其仅残留在接触孔(8a)的内部，并且使层间绝缘膜(8)的上表面(8e)上的阻挡金属(9)露出。然后，对阻挡金属(9)进行凹蚀，使层间绝缘膜(8)的上表面(8e)露出。然后，形成其余的元件结构，并利用氦或电子束照射控制寿命，之后进行氢退火。在该氢退火时，由于在覆盖栅电极(4)的层间绝缘膜(8)的上表面(8e)不存在阻挡金属(9)，所以能够使氢原子到达台面部。由此，因氦或电子束的照射而产生于台面部的晶格缺陷恢复，栅极阈值电压恢复。由此，即使在对于具备插塞电极隔着阻挡金属埋入接触孔的结构的半导体装置进行了寿命控制的情况下也能稳定且容易地得到该半导体装置的预定特性。

公开(公告)号：CN113316852A

公开(公告)日：2021-08-27

申请号：CN202080007233.8

申请日：2020-05-25

Applicant: 富士电机株式会社

Inventor： 原田祐一 ,  野口晴司 ,  小宫山典宏 ,  伊仓巧裕 ,  樱井洋辅

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/423 ,  H01L29/739 ,  H01L29/78 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明提供一种半导体装置，具备与栅电极电连接的多个栅极沟槽部、以及与发射电极电连接的多个虚设沟槽部，所述半导体装置具备：第一沟槽组，其包括一个栅极沟槽部、以及与所述栅极沟槽部相邻并且彼此相邻的两个虚设沟槽部；以及第二沟槽组，其包括彼此相邻的两个栅极沟槽部。

公开(公告)号：CN112470288A

公开(公告)日：2021-03-09

申请号：CN201980049420.X

申请日：2019-12-03

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  野口晴司 ,  安喰彻

IPC: H01L29/739 ,  H01L21/8234 ,  H01L21/8249 ,  H01L27/06 ,  H01L29/78

Abstract: 在半导体装置中，优选雪崩耐量高。提供一种半导体装置，具备：半导体基板；晶体管部，其在与半导体基板的上表面接触的区域具有发射区；二极管部，其在与半导体基板的下表面接触的区域具有阴极区并且在除阴极区以外的区域具有第二导电型的重叠区，并且在半导体基板的上表面在预定的排列方向上与晶体管部并列地配置；以及层间绝缘膜，其设置于半导体基板与发射电极之间并设置有用于将发射电极与二极管部连接的接触孔，重叠区以第一长度设置在发射区的端部与阴极区的端部之间，重叠区以第二长度设置在接触孔的端部与阴极区的端部之间，第一长度大于第二长度。

公开(公告)号：CN111613667A

公开(公告)日：2020-09-01

申请号：CN202010000510.4

申请日：2020-01-02

Applicant: 富士电机株式会社

Inventor： 石川隆正 ,  野口晴司

IPC: H01L29/739 ,  H01L29/78 ,  H01L21/336 ,  H01L21/331 ,  H01L29/51 ,  H01L29/423 ,  H01L23/544

Abstract: 本发明提供一种绝缘栅极型半导体装置及其制造方法，能够抑制工时的增加、且能够与栅极沟槽的栅极绝缘膜相独立地进行虚设沟槽的栅极绝缘膜不良的筛查。包括以下工序：掘出栅极沟槽(51)和虚设沟槽(42)；隔着栅极绝缘膜(6)在虚设沟槽(42)中埋入虚设电极(72)，并且隔着栅极绝缘膜(6)在栅极沟槽(51)中埋入栅极电极(71)；以将虚设电极(72)上露出、且将栅极电极(71)覆盖的方式选择性地形成检查用绝缘膜(11)；在虚设电极(72)和检查用绝缘膜(11)上沉积检查用导电膜(20)；以及在检查用导电膜(20)与电荷输送区(1)之间施加电压，由此选择性地检查虚设沟槽(51)内的栅极绝缘膜(6)的绝缘特性。

公开(公告)号：CN119836854A

公开(公告)日：2025-04-15

申请号：CN202480003773.7

申请日：2024-01-19

Applicant: 富士电机株式会社

Inventor： 小宫山典宏 ,  野口晴司 ,  樱井洋辅 ,  浜崎龙太郎

IPC: H10D30/60 ,  H10D62/80 ,  H10D12/00 ,  H10D8/50 ,  H10D8/01

Abstract: 本发明提供一种半导体装置，具备晶体管部和二极管部，所述半导体装置具备：多个沟槽部，其设置于半导体基板的正面，并包含栅极沟槽部；第一导电型的漂移区，其设置于所述半导体基板；第二导电型的基区，其设置于所述漂移区的上方；第一导电型的发射区，其设置于所述基区的上方，且掺杂浓度比所述漂移区的掺杂浓度高；第一导电型的第一蓄积区，其设置于所述基区的下方，且掺杂浓度比所述漂移区的掺杂浓度高；第二导电型的沟槽底部区，其设置于所述第一蓄积区的下方，且掺杂浓度比所述基区的掺杂浓度高；以及第一导电型的第二蓄积区，其在所述半导体基板的深度方向上设置得比所述沟槽底部区深，且掺杂浓度比所述漂移区的掺杂浓度高。

公开(公告)号：CN111886682B

公开(公告)日：2025-01-17

申请号：CN201980021045.8

申请日：2019-10-11

Applicant: 富士电机株式会社

Inventor： 阿形泰典 ,  吉村尚 ,  泷下博 ,  目黑美佐稀 ,  儿玉奈绪子 ,  伊仓巧裕 ,  野口晴司 ,  原田祐一 ,  樱井洋辅

IPC: H10D30/01 ,  H10D30/60 ,  H10D12/00 ,  H10D62/80

Abstract: 提供一种半导体装置，在深度方向上，氢浓度分布具有第一氢浓度峰和第二氢浓度峰，施主浓度分布具有第一施主浓度峰和第二施主浓度峰，第一氢浓度峰和第一施主浓度峰配置于第一深度，第二氢浓度峰和第二施主浓度峰配置于第二深度，该第二深度以下表面为基准时比第一深度深，各浓度峰具有浓度值随着从下表面朝向上表面而增大的上行斜坡，用第二氢浓度峰的上行斜坡的斜率将第二施主浓度峰的上行斜坡的斜率归一化而得的值小于用第一氢浓度峰的上行斜坡的斜率将第一施主浓度峰的上行斜坡的斜率归一化而得的值。

公开(公告)号：CN117913131A

公开(公告)日：2024-04-19

申请号：CN202311255244.X

申请日：2023-09-25

Applicant: 富士电机株式会社

Inventor： 野口晴司

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供能够在不应用CMP技术的情况下降低多晶硅层的凹陷量而使n+型发射区、n+型源区的深度变浅的半导体装置以及半导体装置的制造方法。在半导体装置的制造方法中，形成第一半导体层(14)的氧化膜(23)，对氧化膜(23)进行蚀刻，形成沟槽用掩模(27)，将沟槽用掩模(27)作为掩模而形成沟槽(26)，在保留沟槽用掩模(27)的状态下形成栅极绝缘膜(8)，在栅极绝缘膜(8)上形成多晶硅层(26)，对多晶硅层(26)进行蚀刻而形成栅电极(10)。