公开(公告)号：CN107004723B

公开(公告)日：2021-03-09

申请号：CN201680003833.0

申请日：2016-06-16

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  小野泽勇一 ,  吉村尚 ,  泷下博 ,  山野彰生

IPC: H01L29/861 ,  H01L21/263 ,  H01L21/265 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，具备：半导体基板，其掺杂有杂质；正面侧电极，其设置于半导体基板的正面侧；以及背面侧电极，其设置于半导体基板的背面侧，半导体基板具有：峰区域，其配置于半导体基板的背面侧，且杂质浓度具有1个以上的峰；高浓度区，其配置位置与峰区域相比更靠近正面侧，且杂质浓度比1个以上的峰平缓；以及低浓度区，其配置位置与高浓度区相比更靠近正面侧，且杂质浓度比高浓度区的杂质浓度低。

公开(公告)号：CN110100314A

公开(公告)日：2019-08-06

申请号：CN201880004745.1

申请日：2018-05-28

Applicant: 富士电机株式会社

Inventor： 山野彰生 ,  高崎爱子 ,  市川裕章

IPC: H01L29/78 ,  H01L21/3205 ,  H01L21/60 ,  H01L21/768 ,  H01L21/8234 ,  H01L23/522 ,  H01L27/06 ,  H01L29/417 ,  H01L29/739

Abstract: 提供一种半导体装置，减少外部布线的接合部处的热疲劳而提高长期的可靠性。具备：半导体基板；晶体管部和二极管部，其沿着与上述半导体基板的正面平行的第一方向交替地配置在上述半导体基板的内部；表面电极，其设置于上述晶体管部和上述二极管部的上方，且与上述晶体管部和上述二极管部电连接；以及外部布线，其接合到上述表面电极，并且在上述第一方向上的与上述表面电极的接触宽度比上述晶体管部的上述第一方向上的宽度和上述二极管部的上述第一方向上的宽度中的至少一方大。

公开(公告)号：CN107408581A

公开(公告)日：2017-11-28

申请号：CN201680014233.4

申请日：2016-08-05

Applicant: 富士电机株式会社

Inventor： 泷下博 ,  吉村尚 ,  田村隆博 ,  小野泽勇一 ,  山野彰生

IPC: H01L29/861 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 提供一种半导体装置，其具备：半导体基板，掺杂有杂质；正面侧电极，设置于半导体基板的正面侧；以及背面侧电极，设置于半导体基板的背面侧，半导体基板具有：峰区，配置于半导体基板的背面侧，并且杂质浓度具有一个以上的峰；高浓度区，配置于比峰区更靠向正面侧的位置，并且杂质浓度的分布比一个以上的峰平缓；以及低浓度区，配置于比高浓度区更靠向正面侧的位置，并且杂质浓度比高浓度区的杂质浓度和半导体基板的基板浓度低。

公开(公告)号：CN116547809A

公开(公告)日：2023-08-04

申请号：CN202280007792.8

申请日：2022-05-23

Applicant: 富士电机株式会社

Inventor： 山野彰生

IPC: H01L25/18

Abstract: 半导体装置具备：设置于绝缘基板的主面的第一导电图案和第二导电图案；以及各自配置在第一导电图案上的第一半导体元件和第二半导体元件。第一导电图案包括与第一半导体元件重叠的第一输入区以及与第二半导体元件重叠的第二输入区。第一半导体元件的输出电极与第二半导体元件的输出电极通过第一布线构件相互连接。第二半导体元件的输出电极与第二导电图案通过第二布线构件相互连接。从第二输入区经由第二半导体元件流过第二导电图案的电流相对于从第一输入区经由第一半导体元件流过第二导电图案的电流之比为0.90以上且1.10以下。

公开(公告)号：CN107408581B

公开(公告)日：2020-11-06

申请号：CN201680014233.4

申请日：2016-08-05

Applicant: 富士电机株式会社

Inventor： 泷下博 ,  吉村尚 ,  田村隆博 ,  小野泽勇一 ,  山野彰生

IPC: H01L29/861 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 提供一种半导体装置，其具备：半导体基板，掺杂有杂质；正面侧电极，设置于半导体基板的正面侧；以及背面侧电极，设置于半导体基板的背面侧，半导体基板具有：峰区，配置于半导体基板的背面侧，并且杂质浓度具有一个以上的峰；高浓度区，配置于比峰区更靠向正面侧的位置，并且杂质浓度的分布比一个以上的峰平缓；以及低浓度区，配置于比高浓度区更靠向正面侧的位置，并且杂质浓度比高浓度区的杂质浓度和半导体基板的基板浓度低。

公开(公告)号：CN118610200A

公开(公告)日：2024-09-06

申请号：CN202410134435.9

申请日：2024-01-31

Applicant: 富士电机株式会社

Inventor： 山野彰生

IPC: H01L25/07 ,  H01L23/52

Abstract: 本发明提供半导体模块。半导体模块具备：第一半导体芯片，所述第一半导体芯片的第一控制电极和第一主电极设置于所述第一半导体芯片的第一顶面；第二半导体芯片，所述第二半导体芯片的第二控制电极和第二主电极设置于所述第二半导体芯片的第二顶面；以及板状的布线构件，其与所述第一主电极及所述第二主电极相向，且与所述第一主电极及所述第二主电极电连接，所述第一半导体芯片在俯视时位于所述第二半导体芯片的第一方向上，所述第一控制电极设置在所述第一顶面中的位于所述第一方向上的周缘与所述第一主电极之间，所述第二控制电极设置在所述第二顶面中的位于与所述第一方向相反的第二方向上的周缘与所述第二主电极之间。

公开(公告)号：CN114930527A

公开(公告)日：2022-08-19

申请号：CN202180007824.X

申请日：2021-05-28

Applicant: 富士电机株式会社

Inventor： 山野彰生

IPC: H01L25/07 ,  H01L25/18 ,  H01L21/60

Abstract: 本发明提供一种抑制接合线倾斜的发生的半导体装置和半导体芯片。在半导体单元(20)中，半导体芯片(25～28)在正面的角部分别设置有栅极(25a1～25a4、26a1～26a4、27a1～27a4、28a1～28a4)。此时，接合线(29b)将靠半导体芯片(26)侧的栅极(25a4)与靠半导体芯片(25)侧的栅极(26a2)连接。接合线(29f)将靠半导体芯片(27)侧的栅极(28a1)与靠半导体芯片(28)侧的栅极(27a3)之间连接。

公开(公告)号：CN107004723A

公开(公告)日：2017-08-01

申请号：CN201680003833.0

申请日：2016-06-16

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  小野泽勇一 ,  吉村尚 ,  泷下博 ,  山野彰生

IPC: H01L29/861 ,  H01L21/263 ,  H01L21/265 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，具备：半导体基板，其掺杂有杂质；正面侧电极，其设置于半导体基板的正面侧；以及背面侧电极，其设置于半导体基板的背面侧，半导体基板具有：峰区域，其配置于半导体基板的背面侧，且杂质浓度具有1个以上的峰；高浓度区，其配置位置与峰区域相比更靠近正面侧，且杂质浓度比1个以上的峰平缓；以及低浓度区，其配置位置与高浓度区相比更靠近正面侧，且杂质浓度比高浓度区的杂质浓度低。

公开(公告)号：CN118743021A

公开(公告)日：2024-10-01

申请号：CN202380019340.6

申请日：2023-07-07

Applicant: 富士电机株式会社

Inventor： 江袋佑太 ,  山野彰生

IPC: H01L25/07 ,  H01L23/48 ,  H01L25/18

Abstract: 在具备排成一列地配置的多个半导体元件的半导体装置中，使由通电电流引起的发热分散。半导体装置(1)具备：多个半导体元件(11)，其排成一列地配置；第1端子(21)和第2端子(22)；第1导体(31)，其将第1端子(21)与多个半导体元件(11)电连接；以及第2导体(32)，其将多个半导体元件(11)与第2端子(22)电连接。第1端子(21)相对于多个半导体元件(11)、第1导体(31)以及第2导体(32)位于多个半导体元件(11)的排列方向上的一侧，第2端子(22)位于另一侧。第2导体(32)具有两个分割片(32a)，该两个分割片(32a)相对于多个半导体元件(11)在与排列方向以及第2导体(32)的厚度方向正交的宽度方向上的两侧沿排列方向延伸，并各自与多个半导体元件(11)电连接。

公开(公告)号：CN116613202A

公开(公告)日：2023-08-18

申请号：CN202211675712.4

申请日：2022-12-26

Applicant: 富士电机株式会社

Inventor： 樱井洋辅 ,  山野彰生 ,  野口晴司 ,  浜崎竜太郎 ,  山田拓弥 ,  尾崎大辅

IPC: H01L29/739 ,  H01L29/423

Abstract: 提供一种半导体装置，降低半导体装置的导通损耗。与栅极沟槽部接触的两个台面部中的一个台面部是掺杂浓度高于漂移区的掺杂浓度的第一导电型的发射区与栅极沟槽部接触地配置的有源台面部，与栅极沟槽部接触的两个台面部中的另一个台面部是不具有发射区的虚设台面部，虚设台面部与发射电极之间的电阻即虚设接触电阻是有源台面部与发射电极之间的电阻即有源接触电阻的1000倍以上。