公开(公告)号：CN107851584B

公开(公告)日：2021-06-11

申请号：CN201780002628.7

申请日：2017-02-23

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  小野泽勇一 ,  高桥美咲

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/322 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，具备：第一区域，其形成于半导体基板的正面侧；漂移区，其形成于比第一区域更靠近半导体基板的背面侧的位置；缓冲区，其形成于比漂移区更靠近半导体基板的背面侧的位置，包括1个以上的比漂移区的杂质浓度高的杂质浓度的峰；寿命控制体，其配置于半导体基板的背面侧，使载流子寿命缩短，寿命控制体的浓度的峰配置在缓冲区的杂质浓度的峰中的最靠近半导体基板的正面侧的峰与半导体基板的背面之间。

公开(公告)号：CN105531827B

公开(公告)日：2019-04-02

申请号：CN201580001887.9

申请日：2015-02-09

Applicant: 富士电机株式会社

Inventor： 小野泽勇一 ,  田村隆博

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/41 ,  H01L29/417 ,  H01L29/739

Abstract: 在活性区域中，在基板正面侧设有槽栅MOS栅极构造，在沟槽(2)间的台面区域中设有浮置p型区域(9)。在浮置p型区域(9)的、基板正面侧的表面层上，与沟槽(2)分离地设有槽(10)。槽(10)的内部隔着LOCOS等绝缘层(11)而设有第2栅极电极(12)。第2栅极电极(12)覆盖浮置p型区域(9)的、基板正面侧的表面。即，第2栅极电极(12)在浮置p型区域(9)与层间绝缘膜(8)之间配置成埋入浮置p型区域(9)的基板正面侧的表面层，以使基板正面变得平坦。由此，开启di/dt的控制性较高，密勒电容较小，并能形成细微图案的元件构造。

公开(公告)号：CN107004723A

公开(公告)日：2017-08-01

申请号：CN201680003833.0

申请日：2016-06-16

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  小野泽勇一 ,  吉村尚 ,  泷下博 ,  山野彰生

IPC: H01L29/861 ,  H01L21/263 ,  H01L21/265 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，具备：半导体基板，其掺杂有杂质；正面侧电极，其设置于半导体基板的正面侧；以及背面侧电极，其设置于半导体基板的背面侧，半导体基板具有：峰区域，其配置于半导体基板的背面侧，且杂质浓度具有1个以上的峰；高浓度区，其配置位置与峰区域相比更靠近正面侧，且杂质浓度比1个以上的峰平缓；以及低浓度区，其配置位置与高浓度区相比更靠近正面侧，且杂质浓度比高浓度区的杂质浓度低。

公开(公告)号：CN103066125B

公开(公告)日：2017-03-01

申请号：CN201210403233.7

申请日：2012-10-19

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  大西泰彦 ,  北村睦美

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08

CPC classification number: H01L29/0878 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/7811

Abstract: 提供了一种超结半导体器件，使用该半导体器件，击穿电压特性和电压降特性之间的权衡关系被显著改进，可能极大地改进元件周边部分的耐电荷性，且提高了长期的击穿电压可靠性。该超结半导体器件包括由构成超结半导体的n-型漂移区和p-型分隔区形成的平行pn层，这些pn层在施加有截止态电压时耗尽，且具有这样的结构：其中在围绕元件有源部分的环状元件周边部分中的第二平行pn层的重复节距小于元件有源部分中的第一平行pn层的重复节距，且元件周边部分包括在第二平行pn层表面上的低浓度n-型区，且在元件周边部分中的外周部分中的p-型分隔区的深度小于内周部分的p-型分隔区的深度。

公开(公告)号：CN102646708B

公开(公告)日：2016-05-04

申请号：CN201210044503.X

申请日：2012-02-16

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  大西泰彦

IPC: H01L29/78

CPC classification number: H01L29/0696 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/7322 ,  H01L29/7395 ,  H01L29/7815

Abstract: 根据本发明的超结半导体器件包括漂移层，所述漂移层包括交替导电类型层100，其包括平行于n-型衬底的第一主表面交替排列的n-型区域1和p-型区域2，区域1和2在与第一主表面垂直的方向上长，区域1和2与第一主表面的方向平行地彼此相邻；第一主表面上的包括栅电极14和主源电极16a的主器件区域7；第一主表面上的包括栅电极14和主源电极16b的感测器件区域8；所述衬底的第二主表面上的共用漏电极20；以及位于衬底的第一主表面上的分隔区域9，该分隔区域9位于主器件区域7和感测器件区域8之间，该分隔区域9包括n-型区域3和位于n-型区域3中的p-型区域4，p-型区域4在与第一交替导电类型层平行和垂直的方向中处于电浮动状态。根据本发明，获得了超结半导体器件，其包括用于电流检测的感测器件区域，且即使在主器件区域和感测器件区域彼此之间电隔离时也便于防止击穿电压降低。

公开(公告)号：CN105531827A

公开(公告)日：2016-04-27

申请号：CN201580001887.9

申请日：2015-02-09

Applicant: 富士电机株式会社

Inventor： 小野泽勇一 ,  田村隆博

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/41 ,  H01L29/417 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41 ,  H01L29/417 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/78

Abstract: 在活性区域中，在基板正面侧设有槽栅MOS栅极构造，在沟槽(2)间的台面区域中设有浮置p型区域(9)。在浮置p型区域(9)的、基板正面侧的表面层上，与沟槽(2)分离地设有槽(10)。槽(10)的内部隔着LOCOS等绝缘层(11)而设有第2栅极电极(12)。第2栅极电极(12)覆盖浮置p型区域(9)的、基板正面侧的表面。即，第2栅极电极(12)在浮置p型区域(9)与层间绝缘膜(8)之间配置成埋入浮置p型区域(9)的基板正面侧的表面层，以使基板正面变得平坦。由此，开启di/dt的控制性较高，密勒电容较小，并能形成细微图案的元件构造。

公开(公告)号：CN113767477A

公开(公告)日：2021-12-07

申请号：CN202080026724.7

申请日：2020-10-07

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  小野泽勇一

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/861 ,  H01L21/336 ,  H01L21/329

Abstract: 提供半导体装置，该半导体装置：包含体施主的半导体基板；以及第一导电型的第一缓冲区，其设置于半导体基板的下表面侧，并且在半导体基板的深度方向上具有一个以上的掺杂浓度峰和一个以上的氢浓度峰，第一缓冲区的掺杂浓度峰中的最靠近半导体基板的下表面的最浅浓度峰的掺杂浓度为半导体基板的所述体施主浓度的50倍以下。最浅浓度峰的掺杂浓度可以低于在半导体基板的上表面与下表面之间流通额定电流的1/10的电流的情况下的基准载流子浓度。

公开(公告)号：CN108447903A

公开(公告)日：2018-08-24

申请号：CN201810151457.0

申请日：2018-02-14

Applicant: 富士电机株式会社

Inventor： 三塚要 ,  小野泽勇一 ,  田村隆博

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明提供一种半导体装置，其具备：半导体基板，形成有有源部和边缘部；上部电极，设置在半导体基板的上方；绝缘膜，设置在半导体基板与上部电极之间，并形成有接触孔；第一导电型的漂移区，形成在半导体基板的内部；第二导电型的基区，形成在有源部，并经由接触孔与上部电极连接；第二导电型的阱区，形成在边缘部，并与上部电极分离；以及第二导电型的延长区，从基区向阱区的方向延伸地形成，并通过绝缘膜与上部电极分离，从接触孔的阱区侧的端部到延长区的阱区侧的端部为止的第一距离与从延长区的阱区侧的端部到阱区为止的第二距离之和小于有源部中的半导体基板的厚度。

公开(公告)号：CN105122458B

公开(公告)日：2018-02-02

申请号：CN201480021121.2

申请日：2014-07-11

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  大西泰彦

IPC: H01L29/78 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L29/66666 ,  H01L21/263 ,  H01L21/265 ,  H01L29/06 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0688 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/66121 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7803 ,  H01L29/7811 ,  H01L29/868

Abstract: 一种超结MOSFET，包括：并列pn层(4)，包括多个pn结(6)并且其中设置在pn结(6)之间的n型漂移区(4a)和p型分隔区(4b)交替地布置以彼此接触；MOS栅结构，设置于并列pn层(4)的表面上；以及n型缓冲层，与相对置的主表面接触。缓冲层的杂质浓度等于或小于n型漂移区(4a)的杂质浓度。并列pn层(4)中的至少一个p型分隔区(4b)被杂质浓度比n型漂移区(4a)低的n‑区(4c)所替代。根据该结构，能够提供一种在反向恢复运行期间防止硬恢复波形中的急剧上升的超结MOSFET以及其制造方法。另外，能够提供一种能够降低反向恢复电流(Irp)和反向恢复时间(trr)，并且能够实现高速开关和低反向恢复损失的超结MOSFET及其制造方法。

公开(公告)号：CN105122458A

公开(公告)日：2015-12-02

申请号：CN201480021121.2

申请日：2014-07-11

Applicant: 富士电机株式会社

Inventor： 田村隆博 ,  大西泰彦

IPC: H01L29/78 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L29/66666 ,  H01L21/263 ,  H01L21/265 ,  H01L29/06 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0688 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/66121 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7803 ,  H01L29/7811 ,  H01L29/868

Abstract: 一种超结MOSFET，包括：并列pn层(4)，包括多个pn结(6)并且其中设置在pn结(6)之间的n型漂移区(4a)和p型分隔区(4b)交替地布置以彼此接触；MOS栅结构，设置于并列pn层(4)的表面上；以及n型缓冲层，与相对置的主表面接触。缓冲层的杂质浓度等于或小于n型漂移区(4a)的杂质浓度。并列pn层(4)中的至少一个p型分隔区(4b)被杂质浓度比n型漂移区(4a)低的n-区(4c)所替代。根据该结构，能够提供一种在反向恢复运行期间防止硬恢复波形中的急剧上升的超结MOSFET以及其制造方法。另外，能够提供一种能够降低反向恢复电流(Irp)和反向恢复时间(trr)，并且能够实现高速开关和低反向恢复损失的超结MOSFET及其制造方法。