-
公开(公告)号：CN117636945A
公开(公告)日：2024-03-01
申请号：CN202410109635.9
申请日：2024-01-26
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G11C11/407 , H03K19/21
摘要： 本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。
-
公开(公告)号：CN117608519A
公开(公告)日：2024-02-27
申请号：CN202410094858.2
申请日：2024-01-24
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G06F7/487
摘要： 本发明属于静态随机存储器领域，具体涉及一种基于10T‑SRAM的带符号乘法与乘累加运算电路及其芯片。基本电路由8个NMOS管和2个PMOS管构成。P0、P1和N0~N3构成实现数据存储功能的基本单元；其余构成计算单元。其中，N4和N6的栅极连接在存储节点Q上，N4与N5的漏极相连；N6与N7的漏极相连；N4的源极与位线BL相连；N6的源极连接位线BLB。N5、N7的源极接VSS。N5的栅极连接正相输入字线；N5的栅极连接负相输入字线。本发明方案提供独立的数据读通道实现读写分离，能够防止传统6T‑SRAM开启多行而引起的读破坏问题，并且可以同时支持带符号数和无符号数间的多比特乘法和乘累加运算。
-
公开(公告)号：CN113658628B
公开(公告)日：2023-10-27
申请号：CN202110846566.6
申请日：2021-07-26
申请人： 安徽大学 , 合肥市微电子研究院有限公司
摘要： 本发明公开了一种用于DRAM非易失存内计算的电路，包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；基于该电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将数据转换成RRAM的阻态保存下来；在上电后，再根据RRAM阻态的不同，由源极线SL通过RRAM向3T1R1C单元中的电容恢复相应的数据。利用该电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。
-
公开(公告)号：CN113764009B
公开(公告)日：2023-06-09
申请号：CN202111010201.6
申请日：2021-08-31
申请人： 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
摘要： 本发明公开了一种14T抗辐照SRAM存储单元电路，PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。
-
公开(公告)号：CN113921057A
公开(公告)日：2022-01-11
申请号：CN202111150160.0
申请日：2021-09-29
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G11C11/412 , G11C11/418 , G11C11/419 , G06F15/78
摘要： 本发明公开了一种在内存中实现迭代式异或计算的8T SRAM电路结构，所述电路以8T SRAM单元为基本单元设置n行n列的内存单元，每个8T SRAM单元包括两个交叉耦合的反相器、一对数据传输管以及一对控制晶体管，数据传输管设置于交叉耦合的反相器左右两侧，每一侧各设置一个；控制晶体管设置于交叉耦合的反相器之间，上下各一个，上端控制晶体管的一端与左侧反相器的输出端连接，另一端与反相器中的右侧存储节点连接；下端控制晶体管的一端与右侧反相器的输出端连接，另一端与反相器中的左侧存储节点连接。该电路不仅能够实现多行数据的异或计算，也能实现多列数据的异或计算，打破了空间上对计算的限制，因此应用场景更加广泛。
-
公开(公告)号：CN113472323A
公开(公告)日：2021-10-01
申请号：CN202110921437.9
申请日：2021-08-11
申请人： 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
IPC分类号： H03K3/3562 , H03K3/012
摘要： 本发明公开了一种强锁存结构的D触发器电路，包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，强锁存电路包括两个NMOS晶体管，四个PMOS晶体管，左侧部分的晶体管依次串联，右侧部分的晶体管同样依次串联，两侧部分构成强锁存结构；PMOS晶体管PM6栅极与Q节点相连，PMOS晶体管PM8栅极与Q非节点相连，相互构成负反馈回路；强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在Q和Q非节点，每次转换能减少左侧或右侧部分的电流从VDD流入GND，从而大大减少动态泄漏。上述电路解决了传统锁存器泄露功耗和信号翻转的过程中短路功耗大的问题，降低了整个芯片设计的功耗。
-
公开(公告)号：CN118887985A
公开(公告)日：2024-11-01
申请号：CN202410897971.4
申请日：2024-07-05
申请人： 安徽大学
摘要： 本发明涉及集成电路设计技术领域，具体公开了一种基于独热码的数据搜索存储器、芯片及应用。本发明的基于独热码的数据搜索存储器包括：MTJ存储阵列、预充电路部、M个预充控制部、M个读写控制部、数据编码器、开多行译码器、M个灵敏放大器、列选择器、时序控制器。本发明采用了由磁隧道结器件、NMOS管组成的存储单元所构建的MTJ存储阵列，降低了器件数量，提高了限定面积下的存储密度。本发明通过在MTJ存储阵列设置预充控制部、读写控制部，并利用灵敏放大器的输出对预充控制部进行反馈，从而在并行分段查找操作过程中对预充电路部进行功能限制，减少了CAM工作中预充电路部工作次数，能够显著减少CAM电路功耗。
-
公开(公告)号：CN118280410B
公开(公告)日：2024-07-30
申请号：CN202410652070.9
申请日：2024-05-24
申请人： 安徽大学
IPC分类号： G11C11/419 , G06F15/78
摘要： 本发明涉及集成电路设计技术领域，更具体的，涉及10T1C‑SRAM存算单元、存算阵列、及存算电路。本发明公开了一种10T1C‑SRAM存算单元，包括6T‑SRAM部、XOR运算部。6T‑SRAM部为经典的6T‑SRAM。XOR运算部包括2个PMOS管P3~P4、2个NMOS管N5~N6、1个电容C0。在存内计算模式下，Q、A在XOR运算部进行XOR运算，运算结果通过C0充电到LCBL上。本发明提供的10T1C‑SRAM存算单元可以克服工艺失配对充电路径的影响，保证计算输出结果的准确性。本发明解决了现有XOR运算电路易受到工艺影响产生的放电波动而导致输出不能准确识别的问题。
-
公开(公告)号：CN118171621A
公开(公告)日：2024-06-11
申请号：CN202410593517.X
申请日：2024-05-14
申请人： 安徽大学
IPC分类号： G06F30/367 , H03K19/00 , H03K19/20
摘要： 本发明涉及集成电路设计技术领域，更具体的，涉及基于极性加固的双节点翻转自恢复的锁存器电路、模块。本发明包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。本发明的节点X1、X1b、X2、X2b形成N极性加固，节点X3、X3b形成P极性加固。本发明具备完全的SNU、DNU翻转自恢复能力，并有较低的延迟、较低的功耗、较低的功耗延迟积和较大的临界电荷。本发明的晶体管数量较少，面积开销也较低。本发明解决了现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题。
-
公开(公告)号：CN118132034A
公开(公告)日：2024-06-04
申请号：CN202410243339.8
申请日：2024-03-04
申请人： 安徽大学
摘要： 本发明属于集成电路领域，具体涉及一种乒乓式乘法单元，一个基于乒乓式乘法及重构加法器树的存内计算电路，及其对应的CIM芯片。乒乓式乘法单元将原存算电路中的存储阵列按列划分左右两部分，并利用2个与门以及1个二选一选择器实现根据不同的控制信号；选择其中一个存储阵列中存储的数据作为权重，与Input端口输入的数据相乘，输出乘法运算结果；并允许未被选中的存储阵列在逻辑运算过程中更新权重。存内计算电路则在SRAM的基础上增加乒乓乘法模块、加法器组、数据输入单元、回写单元，以及模式控制模块；进而实现多比特数之间的乘法与乘累加运算。本发明解决现有存算电路无法同步计算和权重更新，不适用于神经网络处理的问题。
-
-
-
-
-
-
-
-
-
搜索结果
308 条记录 (耗时 0.061 秒)
