公开(公告)号：CN119248225B

公开(公告)日：2025-03-28

申请号：CN202411787533.9

申请日：2024-12-06

Applicant: 安徽大学

Inventor： 彭春雨 ,  胡薇 ,  韦一鸣 ,  陈晓航 ,  卢文娟 ,  周永亮 ,  吴秀龙

IPC: G06F7/502 ,  G06F15/78 ,  G11C11/412 ,  G11C11/417

Abstract: 本申请涉及一种五管半加器电路、数字存内计算阵列和静态随机存储器，其中，该五管半加器电路包括：第一NMOS管N1、第二NMOS管N2、第一PMOS管P1和第二PMOS管P2、第三PMOS管P3；第一NMOS管N1的源极与第一PMOS管P1的漏极以及第二PMOS管P2的漏极连接并构成第一节点SUM，第一NMOS管N1的栅极与电压源连接，第一NMOS管N1的漏极接地；第二NMOS管N2的栅极与第三PMOS管P3的栅极连接并构成第二节点D，第一PMOS管P1的源极以及第二PMOS管P2的栅极连接第二节点D；第三PMOS管P3的漏极与第二NMOS管N2的漏极连接并构成第三节点CO，第三PMOS管P3的源极接地；第二NMOS管N2的源极与第一PMOS管P1的栅极以及第二PMOS管P2的源极连接并构成第四节点C。解决了目前的半加器电路结构较为复杂的问题。

公开(公告)号：CN119248712B

公开(公告)日：2025-03-18

申请号：CN202411747239.5

申请日：2024-12-02

Applicant: 安徽大学

Inventor： 韦一鸣 ,  胡薇 ,  陈晓航 ,  彭春雨 ,  周永亮 ,  吴秀龙

IPC: G06F15/78 ,  G06F7/483 ,  G06N3/063

Abstract: 本申请涉及一种浮点数的存内计算方法、存内计算架构和存内计算芯片，该存内计算方法包括：计算目标卷积神经网络在不同卷积量级组合下对测试集的推理精度损失，目标卷积神经网络用于通过多次卷积操作从图像中提取特征信息；在小于目标值的至少一个推理精度损失对应的卷积量级组合中确定一个卷积量级组合作为目标卷积量级组合，目标卷积量级组合包括各次卷积操作的基准量级；对于目标卷积神经网络的任意卷积操作，采用对应的基准量级实现卷积操作的浮点数计算。本发明预先在软件网络层面，通过测试得到适配于目标卷积神经网络的基准量级。不仅提高了浮点数的存内计算效率，同时降低了存储器的芯片面积和功耗。

公开(公告)号：CN119576064A

公开(公告)日：2025-03-07

申请号：CN202411759777.6

申请日：2024-12-03

Applicant: 安徽大学

Inventor： 卢文娟 ,  李高排 ,  彭春雨 ,  吴秀龙 ,  胡薇 ,  戴成虎 ,  赵强 ,  蔺智挺

IPC: G05F1/56

Abstract: 本发明涉及电子电路技术领域中的一种双模式低压差线性稳压器及其芯片。稳压器包括：运算放大器、N型晶体管Q1～Q2、PMOS管PM1～PM2、电流源Ibias1～Ibias2、开关S1～S2、开关JUMP、电阻R1～R2、输出电容Co。重载配置：控制S1、开关JUMP断开，控制S2闭合；轻载配置：控制S1、开关JUMP闭合，控制S2断开。因此重载配置使用Q2，有较高的负载驱动能力；轻载配置不再使用Q2，选择Q1为功率管，实现一定的驱动能力，同时节省部分版图面积，根据实际应用场景切换不同工作模式，得到稳定的输出电压。经过实验仿真，本发明电路在功能上可以在不损失性能的前提下，实现两种配置的切换，同时可以复用电压跟随器中面积最大的Q2，实现面积优化。

公开(公告)号：CN119311635A

公开(公告)日：2025-01-14

申请号：CN202411864014.8

申请日：2024-12-18

Applicant: 安徽大学

Inventor： 蔺智挺 ,  张豪 ,  吴秀龙 ,  胡薇 ,  卢文娟 ,  赵强 ,  戴成虎 ,  彭春雨 ,  李志刚

IPC: G06F15/78

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T1C‑SRAM存内计算单元及存算电路。本发明在经典的6T‑SRAM的基础上增设了4个NMOS晶体管N4~N7和1个电容C，设计出一种新的10T1C‑SRAM存内计算单元，其继承了6T‑SRAM的数据存储及读写功能，又可以利用N4、N5、N6、N7和C构成计算部来实现存内AND计算和存内XNOR计算。本发明还基于新设计的10T1C‑SRAM存内计算单元，构建出存内计算电路，还可以进行存内1b‑AND MAC计算和存内BNN计算，功能性强、灵活性大。

公开(公告)号：CN119045778A

公开(公告)日：2024-11-29

申请号：CN202411143115.6

申请日：2024-08-20

Applicant: 安徽大学

Inventor： 蔺智挺 ,  王东骋 ,  王鑫 ,  吴秀龙 ,  刘玉 ,  戴成虎 ,  赵强 ,  胡薇 ,  郝礼才 ,  李鑫 ,  周永亮 ,  李志刚

IPC: G06F7/556 ,  G06F7/544 ,  G06F7/485 ,  G06F7/487 ,  G06F7/02 ,  G06N3/063

Abstract: 本发明属于集成电路技术领域，具体涉及一种指数和归一化电路、最大值搜索电路、MAC电路及芯片，以及集成有浮点型MAC电路的CIM芯片。其中，最大值搜索电路由按列排布的多个比较单元构成，每个比较单元包含3个NMOS管N1～N3，1个PMOS管P1，1个与门AND1，1个或门OR1，一个反相器INV1。该电路采用交叉结构设计，电路更简单，识别速度更快。指数和归一化电路则包括：加法阵列、数据传输模块、最大值搜索电路和输出模块，该电路可以将运算过程的多个工序采用流水线的策略依次完成，并对部分工序进行并行处理，缩短整个任务中的延迟，更高效的处理指数归一化任务，并降低电路的面积开销和功耗水平。本发明解决了现有技术缺乏指数和归一化的专用电路的问题。

公开(公告)号：CN118711630A

公开(公告)日：2024-09-27

申请号：CN202410826278.8

申请日：2024-06-25

Applicant: 安徽大学

Inventor： 蔺智挺 ,  文泽世 ,  吴秀龙 ,  戴成虎 ,  胡薇 ,  彭春雨 ,  赵强 ,  卢文娟 ,  李鑫 ,  刘玉 ,  周永亮

IPC: G11C11/408 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/4074

Abstract: 本申请涉及一种基于14T‑TFET‑SRAM单元电路的带符号乘法与乘累加运算电路，单元电路包括NTFET管N0‑N6以及PTFET管P0‑P6；P0的源极、漏极和栅极分别与P4的漏极、N0的漏极和栅极电连接，P0的漏极设置有存储节点Q；P1的源极、漏极和栅极分别与电源VDD、N1的漏极和栅极电连接，P1的漏极设置有存储节点QB；P2的源极、漏极和栅极分别与P3的漏极、N2的漏极和N4的栅极电连接；P3的源极和栅极分别与电源VDD和写控制信号线WLB电连接；P4的源极和栅极分别与电源VDD和N2的栅极电连接；P5的源极、漏极和栅极分别与P6的漏极、位线RBLB和N1的漏极电连接；P6的源极和栅极分别与电源VDD和输入字线INWLB电连接；N0的源极与N4的漏极电连接；N1的源极与地线VSS电连接；N2的源极和栅极分别与N3的漏极和写控制信号BLB电连接；N3的源极和栅极分别与地线VSS和写控制信号线WL电连接；N4的源极和栅极分别与地线VSS和写控制信号线BL电连接；N5的源极、漏极和栅极分别与地线VSS、N6的源极和N2的漏极电连接；N6的漏极和栅极分别与位线RBL和输入字线INWL电连接。解决了现有的TFET‑SRAM单元电路的静态功耗大的问题。

公开(公告)号：CN118351913B

公开(公告)日：2024-09-24

申请号：CN202410777479.3

申请日：2024-06-17

Applicant: 安徽大学

Inventor： 卢文娟 ,  张其众 ,  胡薇 ,  吴秀龙

IPC: G11C11/419 ,  G11C11/412

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种14T‑TFET‑SRAM单元电路、模块及阵列。本发明的单元电路包括6个PTFET晶体管P1~P6、8个NTFET晶体管N1~N8。本发明充分利用了低电压下TFET晶体管具有更好开关特性和更低的亚阈值摆幅的优势，添加了P1、P2作为写辅助管，大大提高了单元电路的写能力；通过电路设计，使得传输管N1、N2、N3、N4的漏极电压始终不低于源极电压，不仅提高了单元电路的写能力，而且消除了TFET器件的正向偏置电流，降低了单元电路的静态功耗，增大单元电路的噪声容限。本发明解决了现有TFET‑SRAM单元写噪声容限较低、静态功耗大的问题。

公开(公告)号：CN118280408A

公开(公告)日：2024-07-02

申请号：CN202410706157.X

申请日：2024-06-03

Applicant: 安徽大学

Inventor： 卢文娟 ,  王闯 ,  彭春雨 ,  胡薇 ,  戴成虎 ,  赵强 ,  吴秀龙 ,  陈军宁

IPC: G11C11/412 ,  G11C11/417

Abstract: 本发明属于静态随机存储器领域，具体涉及一种具有施密特结构的混合型14T‑SRAM单元及其对应的SRAM电路和存储芯片。14T‑SRAM单元由4个P型TFET晶体管，8个N型TFET晶体管，以及2个NMOS管构成。其中，本发明通过8个TFET晶体管构成施密特反相器，两个反相器构成存储单元中的锁存结构。由于锁存结构采用施密特反相器设计，可以提高单元的保持和读噪声容限。方案中采用了打断锁存结构的方式，提高了单元的写速度和写噪声容限；采用漏极电压始终不低于源极电压的NTFET作为传输控制管，消除TFET的正向偏置电流，降低电路的静态功耗。此外，本发明还对部分晶体管在单元内和阵列中进行复用，以提升电路集成度。

公开(公告)号：CN118018028A

公开(公告)日：2024-05-10

申请号：CN202410157821.X

申请日：2024-02-04

Applicant: 安徽大学

Inventor： 吴秀龙 ,  侯羽倩 ,  蔺智挺 ,  彭春雨 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: H03M3/00

Abstract: 本发明涉及调制器设计技术领域，具体涉及具有共享运放与可平均积分电容的调制电路、及调制器。本发明的调制电路包括：可控开关部、电容部、全差分运算放大器OP。全差分运算放大器OP在可控开关部切换下作为二阶积分的共享运放使用。本发明通过设计的可控开关部，使采样电容、积分电容所在支路的前后都通过开关实现控制，进而切换全差分运算放大器OP与采样电容、积分电容的连接方式，实现对全差分运算放大器OP共享使用的效果，这样不仅可以克服工艺变化，还可以减少运算放大器的电容负载，从而能够实现低功耗。本发明还通过设计的可控开关部，还实现了正负积分电容的交换，利用平均效应克服积分电容的失配。

公开(公告)号：CN117955463A

公开(公告)日：2024-04-30

申请号：CN202410129194.9

申请日：2024-01-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  刘浩龙 ,  彭春雨 ,  戴成虎 ,  赵强 ,  吴秀龙 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC: H03K5/24

Abstract: 本申请涉及一种双向型动态比较器和电子设备，动态比较器包括：第一充电模块，包括第一充电单元和第二充电单元，第一充电单元和第二充电单元的输入端均连接电源，第一充电单元和第二充电单元的输出端通过第一开关模块分别连接预放大电路的第一输出端和第二输出端；第一放电模块，包括第一放电单元和第二放电单元，第一放电单元和第二放电单元的输入端通过第二开关模块分别连接预放大电路的第一输出端和第二输出端，第一放电单元和第二放电单元的输出端均接地。其预放大电路在预放大阶段对两个输出端进行充电，在锁存阶段对两个输出端进行放电，此阶段将不再消耗电能，进而降低了动态比较器的功耗，解决了现有的动态放大器具有较大功耗的问题。