公开(公告)号：CN118132034A

公开(公告)日：2024-06-04

申请号：CN202410243339.8

申请日：2024-03-04

申请人： 安徽大学

发明人： 蔺智挺 ,  柳云龙 ,  李劲铮 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  周永亮 ,  戴成虎 ,  卢文娟 ,  胡薇 ,  刘玉 ,  李鑫 ,  郝礼才

IPC分类号： G06F7/523 ,  G06F5/16 ,  G06N3/063

摘要： 本发明属于集成电路领域，具体涉及一种乒乓式乘法单元，一个基于乒乓式乘法及重构加法器树的存内计算电路，及其对应的CIM芯片。乒乓式乘法单元将原存算电路中的存储阵列按列划分左右两部分，并利用2个与门以及1个二选一选择器实现根据不同的控制信号；选择其中一个存储阵列中存储的数据作为权重，与Input端口输入的数据相乘，输出乘法运算结果；并允许未被选中的存储阵列在逻辑运算过程中更新权重。存内计算电路则在SRAM的基础上增加乒乓乘法模块、加法器组、数据输入单元、回写单元，以及模式控制模块；进而实现多比特数之间的乘法与乘累加运算。本发明解决现有存算电路无法同步计算和权重更新，不适用于神经网络处理的问题。

公开(公告)号：CN116312670A

公开(公告)日：2023-06-23

申请号：CN202310161572.7

申请日：2023-02-24

申请人： 安徽大学

发明人： 蔺智挺 ,  谷硕 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  戴成虎 ,  卢文娟 ,  郝礼才 ,  周永亮 ,  刘玉 ,  李鑫

IPC分类号： G11C7/18 ,  G06F7/52 ,  G06F7/38 ,  G11C7/12

摘要： 本发明属于集成电路技术领域，具体涉及一种9T1C存算电路、乘累加运算电路、存内运算电路、芯片。9T1C存算电路具有数据读写保持功能和乘法运算功能；9T1C存算电路由6个NMOS管N0～N5，3个PMOS管P0～P2和1个电容C0构成。电路中的P0、N0、P1、N1构成交叉耦合结构，用于锁存数据；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为两个存储节点写通路；N4和P2构成传输门；N5作为计算控制端，C0作为传输电压差的电容。乘累加运算电路包括：由9T1C存算电路按列构成的运算阵列、字线组、位线组、输入信号线IL，输出信号线OL、列开关S和量化电路；并进一步构成存内运算电路，本发明相对现有方案提升了存算电路在功耗、稳定性、精度和运算效率等方面的表现。

公开(公告)号：CN116204490A

公开(公告)日：2023-06-02

申请号：CN202310216702.2

申请日：2023-03-03

申请人： 安徽大学

发明人： 蔺智挺 ,  黄震 ,  吴秀龙 ,  彭春雨 ,  戴成虎 ,  卢文娟 ,  赵强 ,  周永亮 ,  郝礼才 ,  刘玉 ,  李鑫

IPC分类号： G06F15/78 ,  G06F7/53 ,  G11C11/411 ,  G11C11/413

摘要： 本发明属于集成电路技术领域，具体涉及一种基于低电压技术的7T存算电路、乘累加运算电路和CIM芯片。7T存算电路由3个PMOS管P1～P3，4个NMOS管N1～N4构成，其中，P1、P2的源极接电源VDD。P2、N2的栅极与N3的源极、P3的漏极、N1的漏极相连，并作为存储节点Q。P1、N1的栅极与P2、N2的漏极相连并作为反相存储节点QB。P1的漏极与与P3的源极相连；N1的源极与N4的漏极相连。N2的源极和N4的源极接VSS；N3的栅极接信号线WL；N3的漏极接信号线BL；P3的栅极接信号线WLA；N4的栅极接信号线WLB。乘累加运算电路和CIM芯片则包括由7T存算电路构建的核心阵列以及必要的外围功能。本发明解决了现有低电压的CIM设计难度高，电路的功耗、运算性能等指标难以满足预期的问题。

公开(公告)号：CN115938430A

公开(公告)日：2023-04-07

申请号：CN202211604384.9

申请日：2022-12-13

申请人： 安徽大学

发明人： 蔺智挺 ,  赵致远 ,  施琦 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  郝礼才 ,  刘玉 ,  李鑫 ,  卢文娟 ,  周永亮

IPC分类号： G11C11/417 ,  G11C11/419 ,  G11C5/14 ,  G11C7/12 ,  G06F7/523

摘要： 本发明涉及一种基于分支电流的存内累乘计算电路。该基于分支电流的存内累乘计算电路包括用于存储权重数据的存储阵列，存储阵列由多个相同的SRAM单元构成，每列SRAM单元共享位线BL、BLB。位线BL、BLB与用于复制一个恒流源电流的cascode电流镜单元连接。每列SRAM单元通过位线BL对应连接一个用于输出累乘结果的运算放大器单元。本发明通过cascode电流镜单元为位线BL、BLB提供稳定电流，通过给位线电流的方式替代给位线电压方式，运算功耗进一步降低；通过运算放大器单元能够产生稳定的输出电压，保证运算速度，稳定输出运算结果，并行度高，实现高速低功耗的乘累加计算。

公开(公告)号：CN103787283A

公开(公告)日：2014-05-14

申请号：CN201410014937.4

申请日：2014-01-03

申请人： 安徽大学

发明人： 宋吉明 ,  刘玉 ,  张胜义 ,  牛和林 ,  毛昌杰 ,  沈玉华

IPC分类号： C01B19/00 ,  H01L35/16 ,  H01L35/34 ,  B82Y40/00

摘要： 本发明公开了一种Cu3SbSe4三元纳米球的制备方法，属于纳米材料制备技术领域。本发明在室温下制备硒源，将其注射到180摄氏度的阳离子反应溶液中，反应时间为半小时，结束后水浴迅速冷却反应的溶液，冷却液经几次离心洗涤处理后烘干得到产物。合成步骤简单，产率高，节能，适合大量快速合成，得到的产物为直径18纳米的球，颗粒分布均匀。通过等离子放电烧结成型后，经测试和计算Cu3SbSe4纳米材料具有很好的热电性质。

公开(公告)号：CN118711630A

公开(公告)日：2024-09-27

申请号：CN202410826278.8

申请日：2024-06-25

申请人： 安徽大学

发明人： 蔺智挺 ,  文泽世 ,  吴秀龙 ,  戴成虎 ,  胡薇 ,  彭春雨 ,  赵强 ,  卢文娟 ,  李鑫 ,  刘玉 ,  周永亮

IPC分类号： G11C11/408 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/4074

摘要： 本申请涉及一种基于14T‑TFET‑SRAM单元电路的带符号乘法与乘累加运算电路，单元电路包括NTFET管N0‑N6以及PTFET管P0‑P6；P0的源极、漏极和栅极分别与P4的漏极、N0的漏极和栅极电连接，P0的漏极设置有存储节点Q；P1的源极、漏极和栅极分别与电源VDD、N1的漏极和栅极电连接，P1的漏极设置有存储节点QB；P2的源极、漏极和栅极分别与P3的漏极、N2的漏极和N4的栅极电连接；P3的源极和栅极分别与电源VDD和写控制信号线WLB电连接；P4的源极和栅极分别与电源VDD和N2的栅极电连接；P5的源极、漏极和栅极分别与P6的漏极、位线RBLB和N1的漏极电连接；P6的源极和栅极分别与电源VDD和输入字线INWLB电连接；N0的源极与N4的漏极电连接；N1的源极与地线VSS电连接；N2的源极和栅极分别与N3的漏极和写控制信号BLB电连接；N3的源极和栅极分别与地线VSS和写控制信号线WL电连接；N4的源极和栅极分别与地线VSS和写控制信号线BL电连接；N5的源极、漏极和栅极分别与地线VSS、N6的源极和N2的漏极电连接；N6的漏极和栅极分别与位线RBL和输入字线INWL电连接。解决了现有的TFET‑SRAM单元电路的静态功耗大的问题。

公开(公告)号：CN118018028A

公开(公告)日：2024-05-10

申请号：CN202410157821.X

申请日：2024-02-04

申请人： 安徽大学

发明人： 吴秀龙 ,  侯羽倩 ,  蔺智挺 ,  彭春雨 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC分类号： H03M3/00

摘要： 本发明涉及调制器设计技术领域，具体涉及具有共享运放与可平均积分电容的调制电路、及调制器。本发明的调制电路包括：可控开关部、电容部、全差分运算放大器OP。全差分运算放大器OP在可控开关部切换下作为二阶积分的共享运放使用。本发明通过设计的可控开关部，使采样电容、积分电容所在支路的前后都通过开关实现控制，进而切换全差分运算放大器OP与采样电容、积分电容的连接方式，实现对全差分运算放大器OP共享使用的效果，这样不仅可以克服工艺变化，还可以减少运算放大器的电容负载，从而能够实现低功耗。本发明还通过设计的可控开关部，还实现了正负积分电容的交换，利用平均效应克服积分电容的失配。

公开(公告)号：CN117955463A

公开(公告)日：2024-04-30

申请号：CN202410129194.9

申请日：2024-01-30

申请人： 安徽大学

发明人： 蔺智挺 ,  刘浩龙 ,  彭春雨 ,  戴成虎 ,  赵强 ,  吴秀龙 ,  卢文娟 ,  胡薇 ,  刘玉 ,  郝礼才 ,  周永亮 ,  李鑫

IPC分类号： H03K5/24

摘要： 本申请涉及一种双向型动态比较器和电子设备，动态比较器包括：第一充电模块，包括第一充电单元和第二充电单元，第一充电单元和第二充电单元的输入端均连接电源，第一充电单元和第二充电单元的输出端通过第一开关模块分别连接预放大电路的第一输出端和第二输出端；第一放电模块，包括第一放电单元和第二放电单元，第一放电单元和第二放电单元的输入端通过第二开关模块分别连接预放大电路的第一输出端和第二输出端，第一放电单元和第二放电单元的输出端均接地。其预放大电路在预放大阶段对两个输出端进行充电，在锁存阶段对两个输出端进行放电，此阶段将不再消耗电能，进而降低了动态比较器的功耗，解决了现有的动态放大器具有较大功耗的问题。

公开(公告)号：CN117056277A

公开(公告)日：2023-11-14

申请号：CN202311050617.X

申请日：2023-08-18

申请人： 安徽大学

发明人： 蔺智挺 ,  李劲铮 ,  吴秀龙 ,  彭春雨 ,  刘玉 ,  戴成虎 ,  赵强 ,  卢文娟 ,  胡薇 ,  郝礼才 ,  周永亮 ,  李鑫

IPC分类号： G06F15/78 ,  G06F7/544 ,  G11C11/413

摘要： 本发明属于集成电路技术领域，具体涉及一种基于读写分离SRAM配置自适应扫描ADC的乘累加存内计算电路，以及对应的CIM芯片。该电路包括：存算阵列，行信号线、列信号线、模式控制电路、以及量化电路。其中，存算阵列由多个8TSRAM单元按阵列排布而成。行信号线包括WL、RWL和SW；列信号线包括BL、BLB和RBL。模式控制电路用于切换行信号线和列信号线的接入状态。模式控制电路包括行开关组和列开关组。行开关组用于调整RBL的接线端口。列开关组分别用于调整RWL的接线端口，SW的接地状态。以及RWL和SW连通状态。量化电路用于对逻辑运算的结果进行量化和输出。本发明的电路具备数据存储和MAC功能，并克服了传统方案在集成度、功耗和能效方面的不足。

公开(公告)号：CN116052741A

公开(公告)日：2023-05-02

申请号：CN202310055641.6

申请日：2023-01-17

申请人： 安徽大学

发明人： 蔺智挺 ,  陈敏 ,  余克峰 ,  吴秀龙 ,  彭春雨 ,  李鑫 ,  郝礼才 ,  刘玉 ,  赵强 ,  卢文娟 ,  周永亮

IPC分类号： G11C11/401 ,  G06F11/14

摘要： 本发明属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路。非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。矫正电路用于解决3T1R1C存储电路数据恢复时的数据反相问题，DRAM和存算电路以3T1R1C存储电路为基本存储单元设计。本发明解决了DRAM断电丢数据，以及执行乘累加运算的精度易受到位线电压变化、驱动波动、器件不匹配等因素影响问题。