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公开(公告)号：CN118502711A
公开(公告)日：2024-08-16
申请号：CN202410632261.9
申请日：2024-05-21
申请人： 中国科学院计算技术研究所
IPC分类号： G06F7/505 , G06F7/53 , G06N3/063 , G06N3/0464 , G06N3/042
摘要： 本发明提出一种神经向量检索加速器、及应用其的神经向量检索方法，该加速器包含：外设接口单元，用以接收外部控制信号，从内存中读取输入数据送入缓冲区中；乘积引擎，与外设接口单元耦接，用以读取输入向量及中心点向量，计算输入向量和中心点向量之间的点积或距离，取得第一计算结果；位置生成单元，与外设接口单元耦接，用以依据外部控制信号计算索引位置和结果位置；索引引擎，与乘积引擎、位置生成单元耦接，用以依据索引位置和结果位置，从外设接口单元中获取查找地址，依据查询地址从第一计算结果中索引数据并求和，得到第二计算结果。该加速器降低了神经向量检索的计算和存储访问开销，节省硬件资源。
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公开(公告)号：CN110515588B
公开(公告)日：2024-02-02
申请号：CN201910818989.X
申请日：2019-08-30
申请人： 上海寒武纪信息科技有限公司
发明人： 请求不公布姓名
摘要： 本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：正则有符号数编码电路，修正部分积获取电路，修正华莱士树组电路和累加电路，所述正则有符号数编码电路的输出端与所述修正部分积获取电路的输入端连接，所述修正部分积获取电路的输出端与所述修正华莱士树组电路的输入端连接，所述修正华莱士树组电路的输出端与所述累加电路的输入端连接，上述乘法器能够通过正则有符号数编码电路对接收到的数据进行正则有符号数编码，得到的有效部分积的数目较少，从而降低了乘法器实现乘法运算的复杂性。
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公开(公告)号：CN115268838A
公开(公告)日：2022-11-01
申请号：CN202210966726.5
申请日：2022-08-12
申请人： 无锡江南计算技术研究所
IPC分类号： G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
摘要： 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲结构及其数据累加卸载方法。一种累加器缓冲结构，包括一累加器缓冲控制逻辑；以及多个累加器缓冲模块，每一所述累加器缓冲模块均包括双缓冲单元，包括第一缓冲和第二缓冲，当所述第一缓冲处于第一工作模式时，所述第二缓冲处于第二工作模式；当所述第一缓冲处于第二工作模式时，所述第二缓冲处于第一工作模式；其中，所述第一工作模式为对累加结果进行缓存。本发明的实施例中，累加器缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
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公开(公告)号：CN112558920B
公开(公告)日：2022-09-09
申请号：CN202011521792.9
申请日：2020-12-21
申请人： 清华大学
摘要： 本发明提供了一种有/无符号乘累加装置及方法，适用于粗粒度可重构处理器架构，所述装置包含拆分模块、运算模块、处理模块和输出模块；拆分模块用于获取配置控制信号，根据配置控制信号将输入的大于预设位宽的二进制被乘数、乘数和加数，按预设拆分规则拆分生成多组小于预设位宽的二进制数；运算模块用于根据配置控制信号中的动态配置文件，通过多个MAC运算单元对多组小于预设位宽的二进制数进行对应的分组后，分别进行乘累加计算和/或并行乘累加计算获得多个计算结果；处理模块用于将多个计算结果按预设调整规则分别进行移位和有效位扩展处理获得多个大于预设位宽的处理结果；输出模块用于将多个处理结果进行累加获得运算结果。
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公开(公告)号：CN114756202A
公开(公告)日：2022-07-15
申请号：CN202210402702.7
申请日：2022-04-18
申请人： 北京源启先进微电子有限公司
发明人： 不公告发明人
IPC分类号： G06F7/53
摘要： 本申请实施例提供了一种用于实现基4Booth乘法器的选择控制器及其实现方法、运算电路和芯片，该选择控制器包括置0选择控制模块，用于输出置零选通控制信号；正1倍选择控制模块，输出用于表征部分积为被乘数乘以正1的正1倍选通控制信号；负1倍选择控制模块，输出用于表征部分积为被乘数乘以负1的负1倍选通控制信号；正2倍选择控制模块，输出用于表征部分积为被乘数乘以正2的正2倍选通控制信号；负2倍选择控制模块，输出用于表征部分积为被乘数乘以负2的负2倍选通控制信号；符号位选择控制模块，输出用于表征部分积为被乘数乘以负数倍的符号位选通控制信号。
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公开(公告)号：CN112925505A
公开(公告)日：2021-06-08
申请号：CN202011237219.5
申请日：2020-11-09
申请人： 三星电子株式会社
摘要： 公开了一种算术设备、算术设备的操作方法和神经网络处理器。所述算术设备包括：第一操作数保持电路，被配置为：根据时钟信号输出第一操作数，基于包括第一操作数的最高有效位的高阶位数据的位值生成指示信号，并且基于指示信号对时钟信号进行门控，时钟信号被施加到对第一操作数的高阶位数据进行锁存的锁存器；第二操作数保持电路，被配置为：根据时钟信号输出第二操作数；以及计算电路，被配置为：基于指示信号对第一操作数的高阶位数据执行数据门控，并通过使用第二操作数和由数据门控产生的修改的第一操作数执行运算来输出运算结果。
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公开(公告)号：CN112540743A
公开(公告)日：2021-03-23
申请号：CN202011520746.7
申请日：2020-12-21
申请人： 清华大学
摘要： 本发明公开了一种面向可重构处理器的有无符号乘累加器及方法，其中该乘累加器包括：符号位处理单元，用于根据标志位判断要进行有符号或无符号运算，根据被加数判断要进行乘法或乘累加运算；根据判断结果对被乘数、乘数、被加数进行符号位处理；编码单元，用于对经过符号位处理的乘数进行编码产生Booth‑4编码信号；部分积产生单元，用于根据编码信号对经过符号位处理的被乘数进行部分积运算，得到多个部分积；部分积及进位确定单元，用于对多个部分积及经过符号位处理的被加数进行压缩，得到一个部分积和进位；结果处理单元对一个部分积和进位进行累加，得到有无符号乘或乘累加结果。本发明可以实现高能效、快速和灵活的有无符号乘累加。
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公开(公告)号：CN110515586A
公开(公告)日：2019-11-29
申请号：CN201910817905.0
申请日：2019-08-30
申请人： 上海寒武纪信息科技有限公司
发明人： 不公告发明人
摘要： 本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：正则有符号数编码电路，部分积获取电路和修正累加电路；其中，所述正则有符号数编码电路的输出端与所述部分积获取电路输入端连接，所述部分积获取电路的输出端与所述修正累加电路的输入端连接，该乘法器能够通过正则有符号数编码电路对接收到的数据进行正则有符号数编码，得到的有效部分积的数目较少，从而降低了乘法器实现乘法运算的复杂性。
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