-
公开(公告)号：CN112163187B
公开(公告)日：2023-07-07
申请号：CN202011290004.X
申请日：2020-11-18
申请人： 无锡江南计算技术研究所
IPC分类号： G06F17/14
摘要： 本发明涉及数字信号处理领域，具体涉及一种超长点数超高性能FFT计算装置。本发明通过以下技术方案得以实现的：一种超长点数超高性能FFT计算装置，包含FFT计算模块和控制单元，所述FFT计算模块数量为两个，分别为计算模块一和计算模块二；还包含两个三维转置存储器和二维转置存储器；三维转置存储器一的数据输入端连接主存，数据输出端连接计算模块一；所述二维转置存储器的数据输入端连接所述计算模块一，数据输出端连接所述计算模块二。本发明的目的是提供一种超长点数超高性能FFT计算装置，通过全新的数据转置处理方式，增加数据平滑性，使得FFT数据处理过程中数据带宽利用率高，大大增加处理效率。
-
公开(公告)号：CN115268836A
公开(公告)日：2022-11-01
申请号：CN202210966617.3
申请日：2022-08-12
申请人： 无锡江南计算技术研究所
IPC分类号： G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
摘要： 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲的数据累加卸载的控制结构及方法。一种累加器缓冲的数据累加卸载的控制结构，包括累加器缓冲控制逻辑，包括用于生成累加结果缓存信号的第一控制逻辑单元和用于生成累加结果卸载信号的第二控制逻辑单元；缓冲模块，包括控制寄存器，与所述累加器缓冲控制逻辑电性连接，用于接收并暂存所述累加结果缓存信号和累加结果卸载信号。本发明缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，当一轮累加结果缓存结束后，缓冲模块可直接进入下一轮累加结果的缓存，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
-
公开(公告)号：CN110691043A
公开(公告)日：2020-01-14
申请号：CN201910857257.1
申请日：2019-09-11
申请人： 无锡江南计算技术研究所
IPC分类号： H04L12/931 , H04L12/933 , H04L12/803 , H04L12/861 , H04L12/863
摘要： 本发明提供一种支持多源多虚通道非连续传输的插花整理方法，涉及计算机设计技术领域，方法包括以下步骤：S1：目标节点对接收的微片进行解析，将不同微片发送到相应虚通道的接收队列；S2：每个虚通道的接收队列设置一组正在接收包的标记存储器，标记内容；S3：每个虚通道的接收队列中的每个条目均进行接收队列处理；S4：设置一个提交条目地址辅助队列，将各虚通道的报文各个微片的地址依次存入，根据辅助队列的输出依次读取相应的虚通道中的队列条目。本发明一种支持多源多虚通道非连续传输的插花整理方法支持多源多虚通道非连续传输的插花报文的接收和整理，提高了片上网络有效带宽，减少阻塞，减少片上网络死锁和负载不均衡现象。
-
公开(公告)号：CN115268838A
公开(公告)日：2022-11-01
申请号：CN202210966726.5
申请日：2022-08-12
申请人： 无锡江南计算技术研究所
IPC分类号： G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
摘要： 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲结构及其数据累加卸载方法。一种累加器缓冲结构，包括一累加器缓冲控制逻辑；以及多个累加器缓冲模块，每一所述累加器缓冲模块均包括双缓冲单元，包括第一缓冲和第二缓冲，当所述第一缓冲处于第一工作模式时，所述第二缓冲处于第二工作模式；当所述第一缓冲处于第二工作模式时，所述第二缓冲处于第一工作模式；其中，所述第一工作模式为对累加结果进行缓存。本发明的实施例中，累加器缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
-
公开(公告)号：CN110727464B
公开(公告)日：2022-01-07
申请号：CN201910859469.3
申请日：2019-09-11
申请人： 无锡江南计算技术研究所
IPC分类号： G06F9/38
摘要： 本发明提供一种针对访存空间独立的多核处理器的信息处理方法，涉及计算机设计技术领域，该方法包括以下步骤：S1：增加对目录中有效访存地址范围的记录；S2：当有访存请求时，判断访存请求能否产生新副本，若能则进入一致性流程，反之执行S3；S3：判断访存请求地址是否在有效访存地址范围内，若是则进入一致性流程，反之则无需访问目录直接进入访存流程；S4：当有经过一致性处理后需要新写入目录的访存地址时，对有效访存地址范围进行修正。本发明一种针对访存空间独立的多核处理器的信息处理方法简化不必要的目录访存行为，提高访存带宽，减少访存延迟，避免一致性处理部件成为访存瓶颈，减少芯片功耗，提高一致性处理效率。
-
公开(公告)号：CN113434115A
公开(公告)日：2021-09-24
申请号：CN202110828951.8
申请日：2021-07-22
申请人： 无锡江南计算技术研究所
摘要： 本发明为一种浮点数尾数域余数运算电路及方法，包括乘法余数码运算电路和取反结果余数运算电路，乘法余数码运算电路包括两个第一输入组件、一个模乘法器及一层或多层第一模加器组件。取反结果余数运算电路包括一个第二输入组件、一个模减法器及一层或多层第二模加器组件。本发明的优点是：基于算法的推导，采取等效位移再划分的方式，解决了浮点乘法不能直接利用模运算中乘法分配律的问题，极大优化了尾数乘法、减法带来的面积开销；采取等效模减运算优化了取非运算在模运算带来的面积开销。
-
公开(公告)号：CN110727465B
公开(公告)日：2021-08-10
申请号：CN201910859911.2
申请日：2019-09-11
申请人： 无锡江南计算技术研究所
IPC分类号： G06F9/38
摘要： 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。
-
公开(公告)号：CN110727465A
公开(公告)日：2020-01-24
申请号：CN201910859911.2
申请日：2019-09-11
申请人： 无锡江南计算技术研究所
IPC分类号： G06F9/38
摘要： 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。
-
公开(公告)号：CN110727464A
公开(公告)日：2020-01-24
申请号：CN201910859469.3
申请日：2019-09-11
申请人： 无锡江南计算技术研究所
IPC分类号： G06F9/38
摘要： 本发明提供一种针对访存空间独立的多核处理器的信息处理方法，涉及计算机设计技术领域，该方法包括以下步骤：S1：增加对目录中有效访存地址范围的记录；S2：当有访存请求时，判断访存请求能否产生新副本，若能则进入一致性流程，反之执行S3；S3：判断访存请求地址是否在有效访存地址范围内，若是则进入一致性流程，反之则无需访问目录直接进入访存流程；S4：当有经过一致性处理后需要新写入目录的访存地址时，对有效访存地址范围进行修正。本发明一种针对访存空间独立的多核处理器的信息处理方法简化不必要的目录访存行为，提高访存带宽，减少访存延迟，避免一致性处理部件成为访存瓶颈，减少芯片功耗，提高一致性处理效率。
-
公开(公告)号：CN110727412A
公开(公告)日：2020-01-24
申请号：CN201910867700.3
申请日：2019-09-14
申请人： 无锡江南计算技术研究所
IPC分类号： G06F7/487
摘要： 本发明公开了一种基于掩码的混合浮点乘法低功耗控制方法。包括硬件自动确定混合浮点乘法操作类型，将标准的浮点乘数与被乘数尾数的高位填充全0，使所述浮点乘数、所述被乘数均与复用定点硬件乘法器输入位宽相同；对于浮点乘法操作，将填充后的浮点乘数与被乘数根据预设的乘法编码规则、符号扩展规则获得部分积，并将无效尾数移至高位，采用掩码控制无效尾数不参与部分积压缩求和运算，以节省逻辑功耗。本发明还公开了一种基于掩码的混合浮点乘法低功耗控制装置。本发明支持复用定点乘法硬件实现浮点乘法的低功耗控制，硬件自动检测浮点乘法运算，基于掩码控制高位扩充位编码，具有硬件开销低、易于逻辑实现、功耗控制简单等优点。
-
-
-
-
-
-
-
-
-
搜索结果
18 条记录 (耗时 0.029 秒)
