公开(公告)号：CN113900815A

公开(公告)日：2022-01-07

申请号：CN202111201766.2

申请日：2021-10-15

Applicant: 无锡江南计算技术研究所

Inventor： 陈庆强 ,  张清波 ,  石嵩 ,  刘骁 ,  周玉瀚 ,  于齐

IPC: G06F9/50

Abstract: 本发明实施例提供一种异构众核处理器的高带宽访存方法及装置，所述方法包括：获取主存空间的处理范围，根据主存空间范围设置一致性界标寄存器的数据处理范围；获取接口信息，确定预设的访存交叉开关的构建规则，根据接口信息，结合构建规则构建交叉开关；接收到访存请求后，将访存请求发送至交叉开关，交叉开关获取访存请求的访存地址，判断访存地址是否在数据处理范围内；当访存地址在数据处理范围内时，交叉开关将访存请求发送至一致性处理部件接口；当访存地址不在数据处理范围内时，则交叉开关将访存请求发送至主存访存接口。采用本方法能够支持异构众核处理器的高带宽访存需求，降低大量无需一致性操作的访存请求的访存延迟和访存功耗。

公开(公告)号：CN115470449A

公开(公告)日：2022-12-13

申请号：CN202211046679.9

申请日：2022-08-30

Applicant: 无锡江南计算技术研究所

Inventor： 谭弘兵 ,  于齐 ,  李峰 ,  吴铁彬 ,  张昆

IPC: G06F17/16 ,  G06F9/30 ,  G06F7/50 ,  G06F7/52 ,  G06N3/04

Abstract: 本发明涉及机器学习技术领域，具体包括一种矩阵乘运算脉动阵列装置及区间配置累加方法，包括呈矩阵排列的运算核心、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加器缓冲控制器、结果写回控制器和本地局部存储器，累加结果回写控制器与累加缓冲器连接，运算核心包括乘法器、加法器和累加数据寄存器，乘法器接收北向数据和西向数据，乘法器计算北向数据和西向数据的乘积，加法器与乘法器及累加数据寄存器连接，加法器计算乘法器输出值与累加数据寄存器值的和。本发明的有益技术效果包括：提高矩阵乘法运算效率，能够灵活配置结果的缓存位置，便于结果的回写。

公开(公告)号：CN115329263A

公开(公告)日：2022-11-11

申请号：CN202211045829.4

申请日：2022-08-30

Applicant: 无锡江南计算技术研究所

Inventor： 唐勇 ,  刘亮 ,  吴铁彬 ,  谭弘兵 ,  于齐

IPC: G06F17/16 ,  G06F9/30 ,  G06F7/50 ,  G06F7/52 ,  G06N3/04

Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持低开销北向数据加载的矩阵乘运算脉动阵列装置，脉动阵列装置包括n*n运算核心、北向数据加载器、西向数据整形与加载器和累加缓冲器，运算核心包括北向数据影子寄存器、忙碌锁存器、北向数据寄存器、累加数据寄存器、北向更新使能寄存器、西向数据寄存器、乘法器和加法器，北向数据加载器与第一行运算核心的北向数据影子寄存器及忙碌锁存器连接，设定节拍周期，每三个节拍向第一行运算核心的北向数据影子寄存器写入北向数据并置相应的忙碌锁存器为1，北向数据影子寄存器依次传递北向数据并在传递后复位忙碌锁存器。本发明的有益技术效果包括：实现北向数据的预加载，提高了矩阵乘法运算的效率。

公开(公告)号：CN115328435A

公开(公告)日：2022-11-11

申请号：CN202210998532.3

申请日：2022-08-19

Applicant: 无锡江南计算技术研究所

Inventor： 吴铁彬 ,  陈庆强 ,  唐勇 ,  谭弘兵 ,  于齐 ,  李宏亮

IPC: G06F7/498

Abstract: 本发明提供一种支持工作区和结果区切换的累加器双缓冲方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：在未确定两个缓冲分别为何区时将处于空闲状态的一个缓冲作为工作区、将处于卸载状态的另一个缓冲作为结果区，在确定两个缓冲分别为何区时执行S2；S2：控制工作区进行累加运算并存储累加结果和控制结果区进行卸载数据；S3：在工作区的累加结果存储完毕时将该缓冲切换为结果区、在结果区数据卸载完毕并清0时将该缓冲切换为工作区。本发明的累加结果不用等待缓冲数据卸载完成就可以直接与当前的缓冲进行累加并写入，因此可以隐藏累加结果写回的延迟，提高脉动阵列的性能。

公开(公告)号：CN115268836A

公开(公告)日：2022-11-01

申请号：CN202210966617.3

申请日：2022-08-12

Applicant: 无锡江南计算技术研究所

Inventor： 陈庆强 ,  张清波 ,  王谛 ,  石嵩 ,  于齐

IPC: G06F7/53 ,  G06F7/509 ,  G06F3/06 ,  G06F9/445 ,  G06F12/0877

Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲的数据累加卸载的控制结构及方法。一种累加器缓冲的数据累加卸载的控制结构，包括累加器缓冲控制逻辑，包括用于生成累加结果缓存信号的第一控制逻辑单元和用于生成累加结果卸载信号的第二控制逻辑单元；缓冲模块，包括控制寄存器，与所述累加器缓冲控制逻辑电性连接，用于接收并暂存所述累加结果缓存信号和累加结果卸载信号。本发明缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，当一轮累加结果缓存结束后，缓冲模块可直接进入下一轮累加结果的缓存，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。