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公开(公告)号：CN110727465B
公开(公告)日：2021-08-10
申请号：CN201910859911.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。
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公开(公告)号：CN110727465A
公开(公告)日：2020-01-24
申请号：CN201910859911.2
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。
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公开(公告)号：CN110727464A
公开(公告)日：2020-01-24
申请号：CN201910859469.3
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种针对访存空间独立的多核处理器的信息处理方法，涉及计算机设计技术领域，该方法包括以下步骤：S1：增加对目录中有效访存地址范围的记录；S2：当有访存请求时，判断访存请求能否产生新副本，若能则进入一致性流程，反之执行S3；S3：判断访存请求地址是否在有效访存地址范围内，若是则进入一致性流程，反之则无需访问目录直接进入访存流程；S4：当有经过一致性处理后需要新写入目录的访存地址时，对有效访存地址范围进行修正。本发明一种针对访存空间独立的多核处理器的信息处理方法简化不必要的目录访存行为，提高访存带宽，减少访存延迟，避免一致性处理部件成为访存瓶颈，减少芯片功耗，提高一致性处理效率。
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公开(公告)号：CN110601996A
公开(公告)日：2019-12-20
申请号：CN201910841876.1
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
IPC: H04L12/819 , H04L12/801 , H04L12/803 , H04L12/863
Abstract: 一种采用令牌保底分布式贪心算法的环网防饥饿流控方法，属于分布控制环网流控技术领域。方法包括步骤S01,当监测到环网的网上状态为空闲时，本地节点发送报文上网；步骤S02,本地节点在一定时间后仍未能传送报文时，请求网上正在传送报文的微片携带对应令牌；步骤S03,环网上传送报文的微片依次传送，微片传送至目标节点后下网，令牌绕环网传送回到本地节点并失效；其中，在微片自本地节点传送至目标节点的路径中的其他节点不能上网。本发明在不增加额外缓冲资源的前提下，避免饥饿问题、平衡各节点负载，优化环网的性能和可实现性。
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公开(公告)号：CN115373849A
公开(公告)日：2022-11-22
申请号：CN202211038180.3
申请日：2022-08-29
Applicant: 无锡江南计算技术研究所
Abstract: 本发明属于高性能微处理器领域，涉及一种支持脉动阵列高效计算的方法及系统。方法包括：S1将第一矩阵数据中的行数据在二维脉动阵列中以第一方向进行传输，以将第一矩阵数据中的各行数据预加载至二维脉动阵列中的各行运算CU中；S2按时钟将第二矩阵数据中带有使能更新信号的列数据以自上而下延迟依次增加的模式在二维脉动阵列中以第二方向进行传输，以将第二矩阵数据中的各列数据实时输入至二维脉动阵列中的相应运算CU中；本发明将第一矩阵数据中的各行数据预加载至二维脉动阵列中的各行运算CU中，其次，第二矩阵数据中带有使能更新信号，并根据所述使能更新信号直接提取预加载在CU单元中的所需数据。实现了第一矩阵数据加载的无缝切换与实时更新。
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Patent Agency Ranking
公开(公告)号：CN115328435A
公开(公告)日：2022-11-11
申请号：CN202210998532.3
申请日：2022-08-19
Applicant: 无锡江南计算技术研究所
IPC: G06F7/498
Abstract: 本发明提供一种支持工作区和结果区切换的累加器双缓冲方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：在未确定两个缓冲分别为何区时将处于空闲状态的一个缓冲作为工作区、将处于卸载状态的另一个缓冲作为结果区，在确定两个缓冲分别为何区时执行S2；S2：控制工作区进行累加运算并存储累加结果和控制结果区进行卸载数据；S3：在工作区的累加结果存储完毕时将该缓冲切换为结果区、在结果区数据卸载完毕并清0时将该缓冲切换为工作区。本发明的累加结果不用等待缓冲数据卸载完成就可以直接与当前的缓冲进行累加并写入，因此可以隐藏累加结果写回的延迟，提高脉动阵列的性能。
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公开(公告)号：CN115268836A
公开(公告)日：2022-11-01
申请号：CN202210966617.3
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲的数据累加卸载的控制结构及方法。一种累加器缓冲的数据累加卸载的控制结构，包括累加器缓冲控制逻辑，包括用于生成累加结果缓存信号的第一控制逻辑单元和用于生成累加结果卸载信号的第二控制逻辑单元；缓冲模块，包括控制寄存器，与所述累加器缓冲控制逻辑电性连接，用于接收并暂存所述累加结果缓存信号和累加结果卸载信号。本发明缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，当一轮累加结果缓存结束后，缓冲模块可直接进入下一轮累加结果的缓存，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
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公开(公告)号：CN110691043A
公开(公告)日：2020-01-14
申请号：CN201910857257.1
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: H04L12/931 , H04L12/933 , H04L12/803 , H04L12/861 , H04L12/863
Abstract: 本发明提供一种支持多源多虚通道非连续传输的插花整理方法，涉及计算机设计技术领域，方法包括以下步骤：S1：目标节点对接收的微片进行解析，将不同微片发送到相应虚通道的接收队列；S2：每个虚通道的接收队列设置一组正在接收包的标记存储器，标记内容；S3：每个虚通道的接收队列中的每个条目均进行接收队列处理；S4：设置一个提交条目地址辅助队列，将各虚通道的报文各个微片的地址依次存入，根据辅助队列的输出依次读取相应的虚通道中的队列条目。本发明一种支持多源多虚通道非连续传输的插花整理方法支持多源多虚通道非连续传输的插花报文的接收和整理，提高了片上网络有效带宽，减少阻塞，减少片上网络死锁和负载不均衡现象。
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公开(公告)号：CN110704343B
公开(公告)日：2021-01-05
申请号：CN201910852824.4
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F13/28
Abstract: 本发明提供面向众核处理器访存和片内通信的数据传输方法与装置，属于计算机体系结构与处理器微结构领域。该面向众核处理器访存和片内通信的数据传输方法与装置包括如下步骤：S1：通道指令缓冲单元获取1或多个源核心处理器发出的通道指令；S2：从通道指令缓冲单元内抽取DMA通道指令或者RMA通道指令；S3：从DMA通道指令中解析DMA微访问，并将DMA微访问发送至内存，从RMA通道指令中解析RMA微访问发送至目标核心处理器中；S4：获取内存返回的应答或者目标核心处理器返回的应答后发起回答字操作。本发明减少了硬件逻辑开销，实现高效的实现片内数据复用，提升众核处理器的计算能力。
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公开(公告)号：CN113900815A
公开(公告)日：2022-01-07
申请号：CN202111201766.2
申请日：2021-10-15
Applicant: 无锡江南计算技术研究所
IPC: G06F9/50
Abstract: 本发明实施例提供一种异构众核处理器的高带宽访存方法及装置，所述方法包括：获取主存空间的处理范围，根据主存空间范围设置一致性界标寄存器的数据处理范围；获取接口信息，确定预设的访存交叉开关的构建规则，根据接口信息，结合构建规则构建交叉开关；接收到访存请求后，将访存请求发送至交叉开关，交叉开关获取访存请求的访存地址，判断访存地址是否在数据处理范围内；当访存地址在数据处理范围内时，交叉开关将访存请求发送至一致性处理部件接口；当访存地址不在数据处理范围内时，则交叉开关将访存请求发送至主存访存接口。采用本方法能够支持异构众核处理器的高带宽访存需求，降低大量无需一致性操作的访存请求的访存延迟和访存功耗。
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