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公开(公告)号：CN119692261B
公开(公告)日：2025-05-06
申请号：CN202510192343.0
申请日：2025-02-21
Applicant: 安徽大学
IPC: G06F30/32
Abstract: 本发明公开了用于电荷域SRAM存内计算的混合ADC电路及模块，涉及集成电路设计技术领域。本发明的混合ADC电路包括：参考电压选择器、数模转换器、动态比较器、移位寄存器、译码器、逐次逼近控制逻辑、随机数发生器、2个输入开关。本发明将对模拟信号的6bit量化过程分成：先进行高3bit量化、再进行低3bit量化。本发明充分复用了参考电压来进行高3bit量化，大大降低了电路所需的电容数量，节省了电路的面积开销、功耗；本发明使用随机数发生器来控制数模转换器工作，使其在进行低3bit量化时将量化出的结果作为概率比特流，以进行随机域中的串行计算，能够有效降低外围移位累加电路的面积开销及功耗。
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公开(公告)号：CN119917061A
公开(公告)日：2025-05-02
申请号：CN202510412737.2
申请日：2025-04-03
Applicant: 安徽大学
IPC: G06F7/544
Abstract: 本申请涉及一种有符号数乘累加运算电路、CIM芯片和电子设备，其中，该有符号数乘累加运算电路包括：权重存储阵列，其包括若干行列分布的存储模块，每个存储模块包括存储单元和NMOS管N5和N6，N5的栅极和漏极分别连接存储单元的存储节点QB和N6的源极，同列N5的源极连接同一位线BL，同行N6的栅极连接同一计算字线IWL，同列N6的漏极连接同一位线SL，位线BL的还连接参考电压，位线SL的还连接地端VSS，对多比特位权重W进行编码形成w=2W+1后按行存储在权重存储阵列中。该电路在更低的时间、面积和功耗开销下实现有符号数据的MAC存内计算，解决了目前有符号数乘累加运算电路的乘累加计算效率较低的问题。
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公开(公告)号：CN119543937B
公开(公告)日：2025-04-25
申请号：CN202510095961.3
申请日：2025-01-22
Applicant: 安徽大学
Abstract: 本发明涉及图像传感器设计技术领域，具体涉及基于斜坡噪声自适应的多采样SS‑ADC电路及模块。本发明的SS‑ADC电路包括：1个普通斜坡发生部DAC_H、1个低噪声斜坡发生部DAC_L、1个比较器部COMP、1个判断逻辑部LOGIC、2个计数部COUNTER1~COUNTER2、1个选择输出部SELECT。本发明增设了低噪声斜坡发生部DAC_L来提供弱光情况下使用的量化斜坡信号RAMP_L，并通过对光照条件进行判断来选择不同的量化斜坡信号来执行CCMS技术，有效降低了弱光情况下斜坡噪声在量化过程中产生的水平噪声。本发明解决了现有的CCMS技术应用在ADC中无法降低水平噪声的问题。
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公开(公告)号：CN119543937A
公开(公告)日：2025-02-28
申请号：CN202510095961.3
申请日：2025-01-22
Applicant: 安徽大学
Abstract: 本发明涉及图像传感器设计技术领域，具体涉及基于斜坡噪声自适应的多采样SS‑ADC电路及模块。本发明的SS‑ADC电路包括：1个普通斜坡发生部DAC_H、1个低噪声斜坡发生部DAC_L、1个比较器部COMP、1个判断逻辑部LOGIC、2个计数部COUNTER1~COUNTER2、1个选择输出部SELECT。本发明增设了低噪声斜坡发生部DAC_L来提供弱光情况下使用的量化斜坡信号RAMP_L，并通过对光照条件进行判断来选择不同的量化斜坡信号来执行CCMS技术，有效降低了弱光情况下斜坡噪声在量化过程中产生的水平噪声。本发明解决了现有的CCMS技术应用在ADC中无法降低水平噪声的问题。
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公开(公告)号：CN119450254A
公开(公告)日：2025-02-14
申请号：CN202411578699.X
申请日：2024-11-07
Applicant: 安徽大学
IPC: H04N25/78 , H04N25/772 , H04N25/616
Abstract: 本申请涉及一种余差脉冲展宽插值量化型列级ADC、CMOS图像传感器，其中，该余差脉冲展宽插值量化型列级ADC包括：比较器、余差提取电路、脉冲展宽电路、粗量化计数器、细量化计数器和误差校正电路；比较器用于比较斜坡信号和像素信号，比较器的输出端通过第一与门连接余差提取电路的输入端以及粗量化计数器的输入端；余差提取电路用于提取第一与门的输出下降沿与自身之后的首个时钟上升沿之间的时间差，余差提取电路的输出端连接脉冲展宽电路的输入端以及误差校正电路的输入端；脉冲展宽电路用于对余差提取电路的输出进行展宽，脉冲展宽电路的输出端连接细量化计数器的输入端。解决了目前SSADC的量化速度较慢、时间精度不高的问题。
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Patent Agency Ranking
公开(公告)号：CN119311635A
公开(公告)日：2025-01-14
申请号：CN202411864014.8
申请日：2024-12-18
Applicant: 安徽大学
IPC: G06F15/78
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种10T1C‑SRAM存内计算单元及存算电路。本发明在经典的6T‑SRAM的基础上增设了4个NMOS晶体管N4~N7和1个电容C，设计出一种新的10T1C‑SRAM存内计算单元，其继承了6T‑SRAM的数据存储及读写功能，又可以利用N4、N5、N6、N7和C构成计算部来实现存内AND计算和存内XNOR计算。本发明还基于新设计的10T1C‑SRAM存内计算单元，构建出存内计算电路，还可以进行存内1b‑AND MAC计算和存内BNN计算，功能性强、灵活性大。
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公开(公告)号：CN119045778A
公开(公告)日：2024-11-29
申请号：CN202411143115.6
申请日：2024-08-20
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种指数和归一化电路、最大值搜索电路、MAC电路及芯片，以及集成有浮点型MAC电路的CIM芯片。其中，最大值搜索电路由按列排布的多个比较单元构成，每个比较单元包含3个NMOS管N1～N3，1个PMOS管P1，1个与门AND1，1个或门OR1，一个反相器INV1。该电路采用交叉结构设计，电路更简单，识别速度更快。指数和归一化电路则包括：加法阵列、数据传输模块、最大值搜索电路和输出模块，该电路可以将运算过程的多个工序采用流水线的策略依次完成，并对部分工序进行并行处理，缩短整个任务中的延迟，更高效的处理指数归一化任务，并降低电路的面积开销和功耗水平。本发明解决了现有技术缺乏指数和归一化的专用电路的问题。
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公开(公告)号：CN119670672B
公开(公告)日：2025-04-29
申请号：CN202510180813.1
申请日：2025-02-19
Applicant: 安徽大学
IPC: G06F30/392 , G06N3/0455 , G06N3/0464 , G06N3/048 , G06N3/082 , G06N3/092
Abstract: 本发明涉及集成电路布线技术领域，具体涉及基于深度强化学习和RSMT的集成电路布线方法、系统。本发明提出了改进型的电路布线模型来进行RES的求解，其在编码器中不仅引入了选择性卷积层，还融入了基于马卡龙变形层设计的特征处理层：前者实现了对多尺度特征的提取和动态融合，有效捕获点集的局部细节与多尺度特征，从而提高了模型对复杂点分布的适应能力，为解的构建提供更精确的特征表示；后者增加了残差路径和分层特征处理，进一步提升了解构建的全局优化能力，使得生成的解更精确，误差更低。本发明解决了现有REST法在特征表达能力、训练效率和大规模点集的适应性方面仍需改进的问题。
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公开(公告)号：CN119415475B
公开(公告)日：2025-04-04
申请号：CN202510026330.6
申请日：2025-01-08
Applicant: 安徽大学
IPC: G06F15/78 , G06F7/544 , G11C11/412 , G11C11/418 , G11C11/419
Abstract: 本申请涉及一种SRAM的存内乘法运算电路和模块、SRAM和电子设备，其中，该存内乘法运算电路包括存储部分和加权部分，存储部分包括八个存储单元，每个存储单元具有模拟量输入端和模拟量输出端且用于存储单比特权重，每个存储单元在自身存储的单比特权重为1时导通模拟量输入端和模拟量输出端以及在自身存储的单比特权重为0时断开模拟量输入端和模拟量输出端；加权部分包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容和第十一电容。所采用电容的数量和总容值均更少，降低了电路面积开销，解决了目前基于电荷域的SRAM的存内乘法运算电路的面积开销较大的问题。
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公开(公告)号：CN119692261A
公开(公告)日：2025-03-25
申请号：CN202510192343.0
申请日：2025-02-21
Applicant: 安徽大学
IPC: G06F30/32
Abstract: 本发明公开了用于电荷域SRAM存内计算的混合ADC电路及模块，涉及集成电路设计技术领域。本发明的混合ADC电路包括：参考电压选择器、数模转换器、动态比较器、移位寄存器、译码器、逐次逼近控制逻辑、随机数发生器、2个输入开关。本发明将对模拟信号的6bit量化过程分成：先进行高3bit量化、再进行低3bit量化。本发明充分复用了参考电压来进行高3bit量化，大大降低了电路所需的电容数量，节省了电路的面积开销、功耗；本发明使用随机数发生器来控制数模转换器工作，使其在进行低3bit量化时将量化出的结果作为概率比特流，以进行随机域中的串行计算，能够有效降低外围移位累加电路的面积开销及功耗。
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