-
公开(公告)号：CN113658627B
公开(公告)日：2024-03-29
申请号：CN202110845112.7
申请日：2021-07-26
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G11C16/04
摘要： 本发明公开了一种能区分阻态交叉的10T4R单元电路，包括10个NMOS晶体管；以及4个阻变随机存储器RRAM，分别为RRAM1、RRAM2、RRAM3、RRAM4，RRAM1和RRAM4的摆放方向相同，顶部电极朝左；RRAM2和RRAM3的摆放方向相同，顶部电极朝右；且所述电路采用反向编码方式，具体来说：顶部电极朝左的高阻态代表“0”，低阻态代表“1”；顶部电极朝右的高阻态代表“1”，低阻态代表“0”；通过所采用的反向编码方式和4个RRAM的串并联切换，消除阻态交叉对电路产生的影响，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作，并有效提高计算准确性。
-
公开(公告)号：CN114254743B
公开(公告)日：2024-03-15
申请号：CN202111395976.X
申请日：2021-11-23
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G06N3/063
摘要： 本发明公开了一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器构成；存储阵列每一行的字线WL均连接并行输入电路，实现最大8X8权重矩阵中的64个数据与存储阵列中存储的64个数据完成二进制神经网络BNN卷积运算；存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且级联型电流镜电路的输出端连接到输出电容的上极板上。该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了系统的可靠性，降低了单元之间的泄露功耗。
-
公开(公告)号：CN114050807A
公开(公告)日：2022-02-15
申请号：CN202111307187.6
申请日：2021-11-05
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： H03K3/3562
摘要： 本发明公开了一种基于TFET的主从触发器，包括主触发器和从触发器；主触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N1～N5，这五个PTFET晶体管依次记为P1～P5；该主从触发器的触发器信号输入端D作为主触发器信号输入；从触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N6～N10，这五个PTFET晶体管依次记为P6～P10；主触发器信号输出端Q1作为从触发器信号输入；从触发器信号输出为该主从触发器的触发器信号输出端Q。本发明可以提高数据传输的稳定性，解决了TFET应用在传统传输门触发器的数据传输稳定性问题。
-
公开(公告)号：CN113921058A
公开(公告)日：2022-01-11
申请号：CN202111064230.0
申请日：2021-09-10
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G11C11/417 , G11C13/00
摘要： 本发明公开了一种8T2R非易失SRAM单元电路，包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路，上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR；一个N型MOSFET和一个P型MOSFET构成的传输门电路，N型MOSFET记为NT，P型MOSFET记为PT；两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT，左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力。
-
公开(公告)号：CN113764009A
公开(公告)日：2021-12-07
申请号：CN202111010201.6
申请日：2021-08-31
申请人： 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
摘要： 本发明公开了一种14T抗辐照SRAM存储单元电路，PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。
-
公开(公告)号：CN113472327A
公开(公告)日：2021-10-01
申请号：CN202110943715.0
申请日：2021-08-17
申请人： 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC分类号： H03K5/24
摘要： 本发明公开了一种高速低功耗的双尾电流动态比较器电路，包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路，从输入端输入时钟信号CLK1，能够在BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；通过控制预放大电路中NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能；在锁存阶段，通过锁存结构将锁存输出端OUT+和OUT‑锁存在相应的状态，以此实现快速锁存功能。该电路利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，降低了锁存阶段的功耗。
-
公开(公告)号：CN117636945B
公开(公告)日：2024-04-09
申请号：CN202410109635.9
申请日：2024-01-26
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G11C11/407 , H03K19/21
摘要： 本发明属于集成电路领域，具体涉及一种5bit带符号位的同或与同或累加运算电路、CIM电路。其具有数据存储和逻辑运算功能，该电路包括8T‑SRAM单元，以及由N1~N6，P1、P2构成的计算单元；N1的漏极接输出位线IBL1，N1的源极接N3的漏极；N2的漏极接输出位线IBL2，N2的源极接N4的漏极；P1的源极接输出位线CBL1，P1的漏极接N5的漏极；P2的源极接输出位线CBL2，P2、N6的漏极相连；N1、N2、P1和P2的栅极接运算节点FO；N3和N5的栅极接输入信号线INH；N4和N6的栅极接输入信号线INL；N3~N6的源极接地；本发明可以大幅提高神经网络中同或运算的数据处理效率。
-
公开(公告)号：CN113472323B
公开(公告)日：2023-06-23
申请号：CN202110921437.9
申请日：2021-08-11
申请人： 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
IPC分类号： H03K3/3562 , H03K3/012
摘要： 本发明公开了一种强锁存结构的D触发器电路，包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，强锁存电路包括两个NMOS晶体管，四个PMOS晶体管，左侧部分的晶体管依次串联，右侧部分的晶体管同样依次串联，两侧部分构成强锁存结构；PMOS晶体管PM6栅极与Q节点相连，PMOS晶体管PM8栅极与Q非节点相连，相互构成负反馈回路；强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在Q和Q非节点，每次转换能减少左侧或右侧部分的电流从VDD流入GND，从而大大减少动态泄漏。上述电路解决了传统锁存器泄露功耗和信号翻转的过程中短路功耗大的问题，降低了整个芯片设计的功耗。
-
公开(公告)号：CN114254743A
公开(公告)日：2022-03-29
申请号：CN202111395976.X
申请日：2021-11-23
申请人： 安徽大学 , 合肥市微电子研究院有限公司
IPC分类号： G06N3/063
摘要： 本发明公开了一种基于RRAM阵列构成的二进制神经网络中并行乘累加运算的电路，基于1T1R单元构成的存储阵列是采用伪交叉结构的64x64的RRAM阵列，每个1T1R单元由一个NMOSFET和一个阻变随机存取存储器构成；存储阵列每一行的字线WL均连接并行输入电路，实现最大8X8权重矩阵中的64个数据与存储阵列中存储的64个数据完成二进制神经网络BNN卷积运算；存储阵列每一列的位线BL均连接级联型电流镜电路的电流输入端，且级联型电流镜电路的输出端连接到输出电容的上极板上。该电路避免了传统SRAM中存储单元在多行读取时不同节点间的串扰和存储数据易破坏问题，提高了系统的可靠性，降低了单元之间的泄露功耗。
-
公开(公告)号：CN114360595A
公开(公告)日：2022-04-15
申请号：CN202111390098.2
申请日：2021-11-22
申请人： 安徽大学 , 合肥市微电子研究院有限公司
摘要： 本发明公开了一种基于8T SRAM内存内行列双向的减法计算电路结构，包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；行地址译码模块与行字线选择模块相连，列地址译码模块与列字线选择模块相连，行字线选择模块、列字线选择模块、行输出模块和列输出模块分别与SRAM存储阵列相连；通过调整8管SRAM单元的字线传输管的宽长比控制单元权重，实现减法计算。本发明可以实现8T SRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率。
-
-
-
-
-
-
-
-
-
搜索结果
22 条记录 (耗时 0.057 秒)
