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公开(公告)号：CN119028408B
公开(公告)日：2025-01-17
申请号：CN202411517037.1
申请日：2024-10-29
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种基于磁隧道结的温度自适应读写辅助电路及存储芯片。该方案将SRAM存储阵列中的每个存储单元的传输管全部采用FDSOI型晶体管，并由温度自适应读写辅助电路在电路执行读操作或写操作时，向存储阵列中的每个存储单元的传输管中的衬底输出一个随温度上升而上升的背栅偏置电压，其中，温度自适应读写辅助电路包括动态电压源和一个由MTJ和NMOS构成的读写辅助偏置电路；读写辅助偏置电路利用MTJ在高阻态下的温度特性，对动态电压源的输出进行分压，进而得到所需的背栅偏置电压。本发明克服了SRAM器件中温度漂移导致的读写访问速度不稳定以及漏电流影响正常数据读写的问题。
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公开(公告)号：CN119296609B
公开(公告)日：2025-03-07
申请号：CN202411832795.2
申请日：2024-12-13
Applicant: 安徽大学
IPC: G11C11/419 , G06N3/063 , G06F15/78
Abstract: 本申请涉及一种8T‑SRAM存算单元、存内计算阵列和存内计算电路，其中，该存内计算阵列包括：包括行分布的单元阵列和双极性计算单元，单元阵列包括行分布的多个8T‑SRAM存算单元，双极性计算单元包括第一反相器、第二反相器、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电容和第二电容，第一反相器的输出端连接第二反相器的输入端，第七NMOS管的栅极、漏极和源极分别连接第一反相器的输出端、第一电容的上极板和第八NMOS管的漏极，第九NMOS管的栅极、漏极和源极分别连接第二反相器的输出端、第二电容的上极板和第十NMOS管的漏极，第一电容和第二电容分别还连接第一计算位线和第二计算位线。
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公开(公告)号：CN117910424A
公开(公告)日：2024-04-19
申请号：CN202410317963.8
申请日：2024-03-20
Applicant: 安徽大学
IPC: G06F30/3953 , G06N3/063
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。
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公开(公告)号：CN117807021A
公开(公告)日：2024-04-02
申请号：CN202410232127.X
申请日：2024-03-01
Applicant: 安徽大学
Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路，其中，该2T‑2MTJ存算单元包括：第一NMOS管和第一磁隧道结，第一磁隧道结的正向端用于连接第一子位线，第一磁隧道结的反向端连接第一NMOS管的漏极，第一NMOS管的源极用于连接第一子源线；第二NMOS管和第二磁隧道结，第二磁隧道结的正向端用于连接第二子位线，第一磁隧道结的反向端连接第二NMOS管的漏极，第二NMOS管的源极用于连接第二子源线；其中，第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
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公开(公告)号：CN117316237A
公开(公告)日：2023-12-29
申请号：CN202311635817.1
申请日：2023-12-01
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2，6个NMOS管N1~N6，以及一个电容C0构成；其中，N5、N6和C0构成用于实现单比特或多比特乘法的运算单元；其余元件构成6T‑SRAM单元；运算单元的电路连接关系为：N5的栅极连接在存储节点QB上，N5的源极通过一根源线CSL接电容C0的一端，C0的另一端接地；N5的漏极与N6的源极相连；N6的栅极接运算字线CWL；N6的漏极接全局位线CBL；本发明改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。
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Patent Agency Ranking
公开(公告)号：CN119296609A
公开(公告)日：2025-01-10
申请号：CN202411832795.2
申请日：2024-12-13
Applicant: 安徽大学
IPC: G11C11/419 , G06N3/063 , G06F15/78
Abstract: 本申请涉及一种8T‑SRAM存算单元、存内计算阵列和存内计算电路，其中，该存内计算阵列包括：包括行分布的单元阵列和双极性计算单元，单元阵列包括行分布的多个8T‑SRAM存算单元，双极性计算单元包括第一反相器、第二反相器、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电容和第二电容，第一反相器的输出端连接第二反相器的输入端，第七NMOS管的栅极、漏极和源极分别连接第一反相器的输出端、第一电容的上极板和第八NMOS管的漏极，第九NMOS管的栅极、漏极和源极分别连接第二反相器的输出端、第二电容的上极板和第十NMOS管的漏极，第一电容和第二电容分别还连接第一计算位线和第二计算位线。
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公开(公告)号：CN119028408A
公开(公告)日：2024-11-26
申请号：CN202411517037.1
申请日：2024-10-29
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种基于磁隧道结的温度自适应读写辅助电路及存储芯片。该方案将SRAM存储阵列中的每个存储单元的传输管全部采用FDSOI型晶体管，并由温度自适应读写辅助电路在电路执行读操作或写操作时，向存储阵列中的每个存储单元的传输管中的衬底输出一个随温度上升而上升的背栅偏置电压，其中，温度自适应读写辅助电路包括动态电压源和一个由MTJ和NMOS构成的读写辅助偏置电路；读写辅助偏置电路利用MTJ在高阻态下的温度特性，对动态电压源的输出进行分压，进而得到所需的背栅偏置电压。本发明克服了SRAM器件中温度漂移导致的读写访问速度不稳定以及漏电流影响正常数据读写的问题。
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公开(公告)号：CN118887985A
公开(公告)日：2024-11-01
申请号：CN202410897971.4
申请日：2024-07-05
Applicant: 安徽大学
Abstract: 本发明涉及集成电路设计技术领域，具体公开了一种基于独热码的数据搜索存储器、芯片及应用。本发明的基于独热码的数据搜索存储器包括：MTJ存储阵列、预充电路部、M个预充控制部、M个读写控制部、数据编码器、开多行译码器、M个灵敏放大器、列选择器、时序控制器。本发明采用了由磁隧道结器件、NMOS管组成的存储单元所构建的MTJ存储阵列，降低了器件数量，提高了限定面积下的存储密度。本发明通过在MTJ存储阵列设置预充控制部、读写控制部，并利用灵敏放大器的输出对预充控制部进行反馈，从而在并行分段查找操作过程中对预充电路部进行功能限制，减少了CAM工作中预充电路部工作次数，能够显著减少CAM电路功耗。
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公开(公告)号：CN117910424B
公开(公告)日：2024-05-28
申请号：CN202410317963.8
申请日：2024-03-20
Applicant: 安徽大学
IPC: G06F30/3953 , G06N3/063
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。
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公开(公告)号：CN117807021B
公开(公告)日：2024-05-10
申请号：CN202410232127.X
申请日：2024-03-01
Applicant: 安徽大学
Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路，其中，该2T‑2MTJ存算单元包括：第一NMOS管和第一磁隧道结，第一磁隧道结的正向端用于连接第一子位线，第一磁隧道结的反向端连接第一NMOS管的漏极，第一NMOS管的源极用于连接第一子源线；第二NMOS管和第二磁隧道结，第二磁隧道结的正向端用于连接第二子位线，第一磁隧道结的反向端连接第二NMOS管的漏极，第二NMOS管的源极用于连接第二子源线；其中，第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
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