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公开(公告)号：CN116434804A
公开(公告)日：2023-07-14
申请号：CN202310687758.6
申请日：2023-06-12
Applicant: 安徽大学
IPC: G11C11/419 , G11C16/10 , G11C16/26 , G06F11/14 , G11C7/10
Abstract: 本发明属于集成电路技术领域，具体涉及一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路。nvSRAM单元包括PMOS管P1~P4，NMOS管N1~N5，以及磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成6T单元，其余构成NVM。NVM中，MTJ1正向接存储节点Q，反向接N3和P3的源极；MTJ2正向接存储节点QB，反向接N3和P4的源极。P3和P4的漏极接小电源VDD2；P3和P4的栅极接第一控制信号；N3的栅极接第二控制信号。模式切换电路包括两个反向器，两个与门，一个或门。本发明解决了现有电路无法在可靠性、高速性能和低功耗等指标方面实现平衡的问题。
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公开(公告)号：CN115954029A
公开(公告)日：2023-04-11
申请号：CN202310026356.1
申请日：2023-01-09
Applicant: 安徽大学
IPC: G11C11/419 , G11C11/02 , G11C7/18 , G11C8/14
Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及多比特运算模块，以及使用了该模块的存内计算电路结构。本发明的多比特运算模块通过计算位线负载电容的放电累加完成了多比特乘累加运算，分比特权重和分离全局位线的设计具有良好的计算并行度和稳定性，具有较高的推理精度，且与后续的量化单元模块配合获得量化输出，可支持深度神经网络中多比特MAC运算。
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公开(公告)号：CN115938413A
公开(公告)日：2023-04-07
申请号：CN202211697141.4
申请日：2022-12-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C7/12 , G11C8/08 , G11C11/419
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及一种应用于低电压SRAM的自适应灵敏放大器电路，以及采用该种电路布局的灵敏放大器模组。本发明通过切换开关模块对位线BL/BLB与灵敏放大模块两输入端的连接关系进行调整，实现二者的正接或反接，使灵敏放大模块可以快速连续读出两个相反信号，以用于后续检错电路判断读出数据是否正确；相比于传统检错电路，本发明提升了检错延时，使检错时间大大提前。本发明在检错电路模块判定灵敏放大模块读出数据正确后，立即通过字线控制模块使作用于字线缓冲器WL_Buffer的使能信号EN降至低电平，从而关闭字线WL，使位线BL/BLB停止放电，即降低了位线BL/BLB放电时间，显著降低了SRAM的读功耗。
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公开(公告)号：CN119296609A
公开(公告)日：2025-01-10
申请号：CN202411832795.2
申请日：2024-12-13
Applicant: 安徽大学
IPC: G11C11/419 , G06N3/063 , G06F15/78
Abstract: 本申请涉及一种8T‑SRAM存算单元、存内计算阵列和存内计算电路，其中，该存内计算阵列包括：包括行分布的单元阵列和双极性计算单元，单元阵列包括行分布的多个8T‑SRAM存算单元，双极性计算单元包括第一反相器、第二反相器、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电容和第二电容，第一反相器的输出端连接第二反相器的输入端，第七NMOS管的栅极、漏极和源极分别连接第一反相器的输出端、第一电容的上极板和第八NMOS管的漏极，第九NMOS管的栅极、漏极和源极分别连接第二反相器的输出端、第二电容的上极板和第十NMOS管的漏极，第一电容和第二电容分别还连接第一计算位线和第二计算位线。
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公开(公告)号：CN117910424B
公开(公告)日：2024-05-28
申请号：CN202410317963.8
申请日：2024-03-20
Applicant: 安徽大学
IPC: G06F30/3953 , G06N3/063
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。
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Patent Agency Ranking
公开(公告)号：CN117807021B
公开(公告)日：2024-05-10
申请号：CN202410232127.X
申请日：2024-03-01
Applicant: 安徽大学
Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路，其中，该2T‑2MTJ存算单元包括：第一NMOS管和第一磁隧道结，第一磁隧道结的正向端用于连接第一子位线，第一磁隧道结的反向端连接第一NMOS管的漏极，第一NMOS管的源极用于连接第一子源线；第二NMOS管和第二磁隧道结，第二磁隧道结的正向端用于连接第二子位线，第一磁隧道结的反向端连接第二NMOS管的漏极，第二NMOS管的源极用于连接第二子源线；其中，第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
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公开(公告)号：CN117316237B
公开(公告)日：2024-02-06
申请号：CN202311635817.1
申请日：2023-12-01
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2，6个NMOS管N1~N6，以及一个电容C0构成；其中，N5、N6和C0构成用于实现单比特或多比特乘法的运算单元；其余元件构成6T‑SRAM单元；运算单元的电路连接关系为：N5的栅极连接在存储节点QB上，N5的源极通过一根源线CSL接电容C0的一端，C0的另一端接地；N5的漏极与N6的源极相连；N6的栅极接运算字线CWL；N6的漏极接全局位线CBL；本发明改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。
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公开(公告)号：CN119296609B
公开(公告)日：2025-03-07
申请号：CN202411832795.2
申请日：2024-12-13
Applicant: 安徽大学
IPC: G11C11/419 , G06N3/063 , G06F15/78
Abstract: 本申请涉及一种8T‑SRAM存算单元、存内计算阵列和存内计算电路，其中，该存内计算阵列包括：包括行分布的单元阵列和双极性计算单元，单元阵列包括行分布的多个8T‑SRAM存算单元，双极性计算单元包括第一反相器、第二反相器、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电容和第二电容，第一反相器的输出端连接第二反相器的输入端，第七NMOS管的栅极、漏极和源极分别连接第一反相器的输出端、第一电容的上极板和第八NMOS管的漏极，第九NMOS管的栅极、漏极和源极分别连接第二反相器的输出端、第二电容的上极板和第十NMOS管的漏极，第一电容和第二电容分别还连接第一计算位线和第二计算位线。
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公开(公告)号：CN117910424A
公开(公告)日：2024-04-19
申请号：CN202410317963.8
申请日：2024-03-20
Applicant: 安徽大学
IPC: G06F30/3953 , G06N3/063
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。
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公开(公告)号：CN117807021A
公开(公告)日：2024-04-02
申请号：CN202410232127.X
申请日：2024-03-01
Applicant: 安徽大学
Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路，其中，该2T‑2MTJ存算单元包括：第一NMOS管和第一磁隧道结，第一磁隧道结的正向端用于连接第一子位线，第一磁隧道结的反向端连接第一NMOS管的漏极，第一NMOS管的源极用于连接第一子源线；第二NMOS管和第二磁隧道结，第二磁隧道结的正向端用于连接第二子位线，第一磁隧道结的反向端连接第二NMOS管的漏极，第二NMOS管的源极用于连接第二子源线；其中，第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
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