公开(公告)号：CN117910424B

公开(公告)日：2024-05-28

申请号：CN202410317963.8

申请日：2024-03-20

Applicant: 安徽大学

Inventor： 周永亮 ,  林枭 ,  杨盼 ,  周子璇 ,  韦一鸣 ,  杨震 ,  彭春雨

IPC: G06F30/3953 ,  G06N3/063

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。

公开(公告)号：CN117316237B

公开(公告)日：2024-02-06

申请号：CN202311635817.1

申请日：2023-12-01

Applicant: 安徽大学

Inventor： 周永亮 ,  杨震 ,  杨盼 ,  吴凯 ,  王俊杰 ,  何宗良 ,  江尚峰 ,  韦一鸣 ,  林枭

IPC: G11C16/08 ,  G11C16/24 ,  G11C16/34

Abstract: 本发明属于集成电路技术领域，具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2，6个NMOS管N1~N6，以及一个电容C0构成；其中，N5、N6和C0构成用于实现单比特或多比特乘法的运算单元；其余元件构成6T‑SRAM单元；运算单元的电路连接关系为：N5的栅极连接在存储节点QB上，N5的源极通过一根源线CSL接电容C0的一端，C0的另一端接地；N5的漏极与N6的源极相连；N6的栅极接运算字线CWL；N6的漏极接全局位线CBL；本发明改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。

公开(公告)号：CN117910424A

公开(公告)日：2024-04-19

申请号：CN202410317963.8

申请日：2024-03-20

Applicant: 安徽大学

Inventor： 周永亮 ,  林枭 ,  杨盼 ,  周子璇 ,  韦一鸣 ,  杨震 ,  彭春雨

IPC: G06F30/3953 ,  G06N3/063

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。

公开(公告)号：CN117316237A

公开(公告)日：2023-12-29

申请号：CN202311635817.1

申请日：2023-12-01

Applicant: 安徽大学

Inventor： 周永亮 ,  杨震 ,  杨盼 ,  吴凯 ,  王俊杰 ,  何宗良 ,  江尚峰 ,  韦一鸣 ,  林枭

IPC: G11C16/08 ,  G11C16/24 ,  G11C16/34

Abstract: 本发明属于集成电路技术领域，具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2，6个NMOS管N1~N6，以及一个电容C0构成；其中，N5、N6和C0构成用于实现单比特或多比特乘法的运算单元；其余元件构成6T‑SRAM单元；运算单元的电路连接关系为：N5的栅极连接在存储节点QB上，N5的源极通过一根源线CSL接电容C0的一端，C0的另一端接地；N5的漏极与N6的源极相连；N6的栅极接运算字线CWL；N6的漏极接全局位线CBL；本发明改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。