2T-2MTJ存算单元和MRAM存内计算电路

    公开(公告)号:CN117807021B

    公开(公告)日:2024-05-10

    申请号:CN202410232127.X

    申请日:2024-03-01

    Applicant: 安徽大学

    Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路,其中,该2T‑2MTJ存算单元包括:第一NMOS管和第一磁隧道结,第一磁隧道结的正向端用于连接第一子位线,第一磁隧道结的反向端连接第一NMOS管的漏极,第一NMOS管的源极用于连接第一子源线;第二NMOS管和第二磁隧道结,第二磁隧道结的正向端用于连接第二子位线,第一磁隧道结的反向端连接第二NMOS管的漏极,第二NMOS管的源极用于连接第二子源线;其中,第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小,能够实现高密度的存内计算。因此,解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大,其会阻碍CMOS技术下芯片计算密度提高的问题。

    时域8T1C-SRAM存算单元及时序跟踪量化的存算电路

    公开(公告)号:CN117316237B

    公开(公告)日:2024-02-06

    申请号:CN202311635817.1

    申请日:2023-12-01

    Applicant: 安徽大学

    Abstract: 本发明属于集成电路技术领域,具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2,6个NMOS管N1~N6,以及一个电容C0构成;其中,N5、N6和C0构成用于实现单比特或多比特乘法的运算单元;其余元件构成6T‑SRAM单元;运算单元的电路连接关系为:N5的栅极连接在存储节点QB上,N5的源极通过一根源线CSL接电容C0的一端,C0的另一端接地;N5的漏极与N6的源极相连;N6的栅极接运算字线CWL;N6的漏极接全局位线CBL;本发明改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。

    2T-2MTJ存算单元和MRAM存内计算电路

    公开(公告)号:CN117807021A

    公开(公告)日:2024-04-02

    申请号:CN202410232127.X

    申请日:2024-03-01

    Applicant: 安徽大学

    Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路,其中,该2T‑2MTJ存算单元包括:第一NMOS管和第一磁隧道结,第一磁隧道结的正向端用于连接第一子位线,第一磁隧道结的反向端连接第一NMOS管的漏极,第一NMOS管的源极用于连接第一子源线;第二NMOS管和第二磁隧道结,第二磁隧道结的正向端用于连接第二子位线,第一磁隧道结的反向端连接第二NMOS管的漏极,第二NMOS管的源极用于连接第二子源线;其中,第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小,能够实现高密度的存内计算。因此,解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大,其会阻碍CMOS技术下芯片计算密度提高的问题。

    时域8T1C-SRAM存算单元及时序跟踪量化的存算电路

    公开(公告)号:CN117316237A

    公开(公告)日:2023-12-29

    申请号:CN202311635817.1

    申请日:2023-12-01

    Applicant: 安徽大学

    Abstract: 本发明属于集成电路技术领域,具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2,6个NMOS管N1~N6,以及一个电容C0构成;其中,N5、N6和C0构成用于实现单比特或多比特乘法的运算单元;其余元件构成6T‑SRAM单元;运算单元的电路连接关系为:N5的栅极连接在存储节点QB上,N5的源极通过一根源线CSL接电容C0的一端,C0的另一端接地;N5的漏极与N6的源极相连;N6的栅极接运算字线CWL;N6的漏极接全局位线CBL;本发明改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。

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