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公开(公告)号：CN104576759A
公开(公告)日：2015-04-29
申请号：CN201510039672.8
申请日：2015-01-27
Applicant: 北京大学
IPC: H01L29/786 , H01L29/417 , H01L21/336
CPC classification number: H01L29/7869 , H01L29/41733 , H01L29/66969
Abstract: 本发明公开了一种金属氧化物半导体薄膜晶体管及其制备方法，属于半导体集成电路和平板显示及其相关制造技术领域。本发明核心是采用了叠层结构源电极和漏电极，电极的下层为金属氧化物半导体薄膜，电极的上层为导电薄膜。叠层源电极和漏电极的下层金属氧化物薄膜采用与沟道有源层相同或不同的材料，其电导率小于有源层金属氧化物薄膜。两层金属氧化物薄膜由射频磁控溅射方法形成。本发明氧化物半导体薄膜晶体管具有高迁移率,关态电流小，大开关电流比等优点，且与传统结构器件相比工艺复杂度未提高，制备方法和传统CMOS工艺相兼容，具有较高的实用价值，有望在未来的TFT集成电路中得到应用。
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公开(公告)号：CN102646719B
公开(公告)日：2015-04-01
申请号：CN201210124214.0
申请日：2012-04-25
Applicant: 北京大学
IPC: H01L29/786 , H01L29/26 , H01L21/77
Abstract: 本发明公开了一种氧化物薄膜、薄膜晶体管及其制备方法，涉及薄膜晶体管技术领域。在薄膜晶体管中，氧化物薄膜沟道层的氧化物薄膜的化学通式为Sn-X-Zn-O，X是La或者Y元素；栅电极设置在基底上方；栅极绝缘层设置在栅电极以及基底未被栅电极所覆盖的部分的上方；氧化物薄膜沟道层设置在栅极绝缘层的上方；源极区设置在氧化物薄膜沟道层的上方的一侧；漏极区设置在氧化物薄膜沟道层的上方的另一侧。本发明基于Sn-X-Zn-O的薄膜晶体管，增强了氧化物薄膜沟道层对于载流子形成的抑制能力，减弱了对薄膜晶体管阈值电压、漏电流Ioff以及开关比的影响，提高了器件制备的一致性；以Sn取代In，降低了成本。
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公开(公告)号：CN104218074A
公开(公告)日：2014-12-17
申请号：CN201410471771.9
申请日：2014-09-16
Applicant: 北京大学
IPC: H01L29/24 , H01L29/04 , H01L21/363 , H01L21/443 , H01L29/786 , H01L21/34
CPC classification number: H01L21/02565 , H01L29/66742 , H01L29/78693
Abstract: 本发明公开了一种掺杂稀土元素的氧化锌铝非晶半导体薄膜材料及其制备方法和应用，属于半导体集成电路及其制造技术领域。该非晶半导体薄膜中的锌元素、铝元素和稀土元素的摩尔百分比含量为：锌元素85％-98％，铝元素1％-10％，稀土元素1％-14％，稀土元素为Gd、Lu、Y和Sc中的至少一种。本发明采用射频磁控溅射方法制备掺杂稀土元素的氧化锌铝薄膜材料，在溅射过程中调节氧气氛的分压比形成具有非晶特性的高迁移率的沟道材料。本发明制备方法和传统CMOS工艺相兼容，可制备出高迁移率的稀土掺杂氧化物半导体薄膜晶体管，具有较高的实用价值，有望在未来的TFT集成电路中得到应用。
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公开(公告)号：CN102832203B
公开(公告)日：2014-10-08
申请号：CN201210313870.5
申请日：2012-08-29
Applicant: 北京大学
IPC: G01R31/26
CPC classification number: G01R31/2621 , H01L22/14 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及MOS器件质量及可靠性研究领域，公开了一种栅氧化层界面陷阱密度测试结构及方法。本发明使得n型和p型MOS器件的栅氧化层界面陷阱密度测试可以在同一测试结构上完成，不仅可以缩短一半的测量的时间，而且由于本测试方法是基于简单的电流－电压扫描测试，无需使用脉冲发生器等设备，降低了常规方法的测量仪器成本。本发明测量获得的具有谱峰特征的测试结果，也便于数据的分析与计算。另外，本发明测试结构是四端结构，因为可同时完成两种测试，所以等效于减小了测试结构的版图面积，降低了测试成本，满足了对于先进工艺节点下，制造成本的急速增加而带来的成本控制的需求。
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公开(公告)号：CN102680884B
公开(公告)日：2014-07-30
申请号：CN201210156922.2
申请日：2012-05-18
Applicant: 北京大学
IPC: G01R31/28
Abstract: 本发明公开了一种用于测量大规模阵列器件特性的电路，涉及微电子半导体技术领域，所述电路包括：待测器件阵列、用于选择所述待测器件阵列中每个待测单元的选中逻辑模块、电平转换模块以及电学参数测量模块，所述电平转换模块用于将外部电压源加在待测器件阵列中所有待测单元上，从而控制所述待测单元的栅极电压；所述电学参数测量模块，用于测量所述待测器件阵列中所有待测单元分别在不同漏极电压和栅极电压下的直流电学特性。本发明通过设置电学参数测量模块，实现了在不大幅增加电路的复杂度的前提下，一次选中一个器件进行直流电学特性的测量，另外，在不改变电路结构的前提下，同时适用于NMOS和PMOS阵列的测量。
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Patent Agency Ranking
公开(公告)号：CN103904118A
公开(公告)日：2014-07-02
申请号：CN201410085379.0
申请日：2014-03-10
Applicant: 北京大学
IPC: H01L29/78 , H01L21/77 , H01L25/065
CPC classification number: H01L27/1104
Abstract: 本发明公开了一种具有存储器功能的场效应晶体管及其三维集成方法，由上选择管和下选择管及中间的存储单元组成三维结构，且所有的晶体管均为竖直结构，与水平晶体管相比竖直晶体管的布局面积更小，从而可以提高RRAM的集成密度，进一步降低成本。该方法包括：在衬底上依次沉积SiO2、下选择管的重掺杂多晶硅控制栅层、SiO2，通过反应离子刻蚀SiO2、多晶硅、SiO2层形成下选择管的沟道区域；顺序沉积多晶硅层和SiO2层，反应离子刻蚀沉积的SiO2和多晶硅层，形成存储单元的沟道通孔；沉积上选择管的重掺杂多晶硅控制栅层和SiO2，通过反应离子刻蚀多晶硅层和SiO2层，形成上选择管的沟道区域。
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公开(公告)号：CN102522337B
公开(公告)日：2014-07-02
申请号：CN201110423372.1
申请日：2011-12-16
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明公开了一种顶栅氧化锌薄膜晶体管的制备方法，属于半导体行业、平板显示领域。本发明在顶栅氧化锌薄膜晶体管的制备过程中，将沟道区、栅介质层和栅电极层一起剥离，工艺步骤简单，且沟道层、栅绝缘介质层和栅电极层这三层是在真空条件下连续生长的，节约制造成本，且减小了空气、灰尘等外界杂质对各层薄膜的污染，有效提高氧化锌薄膜晶体管器件的性能。
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公开(公告)号：CN102611424B
公开(公告)日：2014-06-11
申请号：CN201110435786.6
申请日：2011-12-22
Applicant: 北京大学
Abstract: 本发明公开了一种利用阻变器件实现积分运算方法，涉及半导体集成电路及其制造技术领域，所述方法包括：S1：对待输入信号进行时间采样；S2：对阻变器件进行复位操作；S3：将时间采样后的待输入信号输入所述阻变器件的阳电极；S4：在所述阻变器件的阳电极上输入预设电压；S5：读取所述阻变器件上的电流值；S6：计算获得所述阻变器件的当前电阻值；S7：计算所述阻变器件的初始电阻值与当前电阻值之间的差值，并根据所述差值与所述待输入信号的电压积分值之间的对应关系，以获得所述待输入信号的电压积分值。本发明利用阻变器件的特性，来实现积分器，具有结构简单、高速、低操作电压和电流、工艺兼容、以及成本低廉的特点。
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公开(公告)号：CN102520331B
公开(公告)日：2013-12-11
申请号：CN201110397005.9
申请日：2011-12-02
Applicant: 北京大学
IPC: G01R31/26
Abstract: 本发明公开了一种用于STI型LDMOS器件的界面陷阱测试方法，涉及高压半导体器件可靠性技术领域，该方法在STI型LDMOS器件的源极和衬底之间、漏极和衬底之间施加同一个正向偏置电压，同时施加栅极扫描电压，并测量衬底电流，由衬底电流的峰值的位置确定界面陷阱在STI型LDMOS器件中的STI区或沟道区。本发明直接利用STI型LDMOS器件为测试结构，节省了测试成本，且便于在测试中同时获取了STI区和沟道区界面陷阱的位置信息，且不对STI型LDMOS器件造成损伤。
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公开(公告)号：CN103390629A
公开(公告)日：2013-11-13
申请号：CN201310302371.0
申请日：2013-07-15
Applicant: 北京大学
Abstract: 提供了一种阻变存储器，包括存储阵列，所述存储阵列包括：衬底；衬底隔离层，设置在衬底上；多个叠层结构，设置在衬底隔离层上；多个梳状金属层，沿所述叠层结构的长度方向设置在衬底隔离层和所述多个叠层结构上，每个梳状金属层的梳齿夹在相邻的叠层结构之间；以及多个阻变材料层，每个阻变材料层形成在相应的一个梳状金属层与所述衬底隔离层之间以及所述相应的一个梳状金属层与所述多个叠层结构之间。还提供了该阻变存储器的操作方法和制造方法。
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