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公开(公告)号：CN103794618A
公开(公告)日：2014-05-14
申请号：CN201210434899.9
申请日：2012-11-02
Applicant: 北京大学
Abstract: 本申请公开了一种双极阻变存储器件，包括阻变元件，包括阻变材料层和与阻变材料层接触的至少一个电极，以及反向二极管，包括相反导电类型的两个掺杂区，在两个掺杂区之间的界面上形成pn结，其中，反向二极管与阻变元件串联连接。该双极阻变存储器件利用反向二极管作为访问存储器件的双向开关，并且可以抑制串扰。
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公开(公告)号：CN103904118A
公开(公告)日：2014-07-02
申请号：CN201410085379.0
申请日：2014-03-10
Applicant: 北京大学
IPC: H01L29/78 , H01L21/77 , H01L25/065
CPC classification number: H01L27/1104
Abstract: 本发明公开了一种具有存储器功能的场效应晶体管及其三维集成方法，由上选择管和下选择管及中间的存储单元组成三维结构，且所有的晶体管均为竖直结构，与水平晶体管相比竖直晶体管的布局面积更小，从而可以提高RRAM的集成密度，进一步降低成本。该方法包括：在衬底上依次沉积SiO2、下选择管的重掺杂多晶硅控制栅层、SiO2，通过反应离子刻蚀SiO2、多晶硅、SiO2层形成下选择管的沟道区域；顺序沉积多晶硅层和SiO2层，反应离子刻蚀沉积的SiO2和多晶硅层，形成存储单元的沟道通孔；沉积上选择管的重掺杂多晶硅控制栅层和SiO2，通过反应离子刻蚀多晶硅层和SiO2层，形成上选择管的沟道区域。
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公开(公告)号：CN103022350B
公开(公告)日：2015-01-07
申请号：CN201210587167.3
申请日：2012-12-28
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明公开了一种忆阻器件，包括衬底层，所述衬底层之上有多层隔离层，每两层隔离层之间包括一层忆阻单元，忆阻单元包括两层可动离子阻挡层和中间的平面电极层；还包括从最上层的隔离层刻蚀至最下层隔离层的顶电极刻蚀槽；所述顶电极刻蚀槽及最上层隔离层的表面覆盖有电解质层；所述顶电极刻蚀槽内设置有顶电极；还包括分别从最上层隔离层表面覆盖的电解质层刻蚀至各忆阻单元的平面电极层而形成的多个底电极。本发明并提供了制备该忆阻器件的制备方法。本发明提出的垂直结构的忆阻器件，简化了三维忆阻器件的工艺，同时采用可动金属离子阻挡层技术，有效解决可动离子污染问题。
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公开(公告)号：CN103280526A
公开(公告)日：2013-09-04
申请号：CN201310206768.X
申请日：2013-05-29
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明公开了一种忆阻层，包括主要层和辅助层；所述辅助层位于所述主要层的上面；所述主要层的厚度大于辅助层的厚度；所述主要层由具有阻变特性的金属氧化物Ax1Oy1构成；所述辅助层由金属氧化物Bx2Oy2构成；x1、x2、y1、y2为与化学价相关的元素比例。本发明还公开了一种电学特性参数离散性较小的忆阻器。本发明所公开的忆阻层结构简单，性能优越，工艺复杂度低，节约了生产成本。
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Patent Agency Ranking
公开(公告)号：CN103022351A
公开(公告)日：2013-04-03
申请号：CN201210587179.6
申请日：2012-12-28
Applicant: 北京大学
Abstract: 本发明公开了基于忆阻器和薄膜晶体管的柔性存储器及多阻态的实现，该柔性存储器包括串联的薄膜晶体管和忆阻器，薄膜晶体管的衬底为柔性衬底。该方法包括如下步骤：在忆阻器件的RESET过程中，对忆阻器件施加栅压，同时在薄膜晶体管的源端施加正偏压，并将忆阻器件的顶电极接地，使忆阻器件反偏进入最高阻态；将栅压依次减小，减小栅压的过程中始终将所述薄膜晶体管的源端接地，使得忆阻器件的顶电极正偏，进入忆阻器件的SET过程得到不同的阻值。本发明通过薄膜晶体管和忆阻器串联方式，解决了忆阻器的多级电阻态控制问题，同时，利用薄膜晶体管的低温工艺特点，可以使基于忆阻器和薄膜晶体管的存储器应用到柔性电子存储电路中。
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公开(公告)号：CN103022350A
公开(公告)日：2013-04-03
申请号：CN201210587167.3
申请日：2012-12-28
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明公开了一种忆阻器件，包括衬底层，所述衬底层之上有多层隔离层，每两层隔离层之间包括一层忆阻单元，忆阻单元包括两层可动离子阻挡层和中间的平面电极层；还包括从最上层的隔离层刻蚀至最下层隔离层的顶电极刻蚀槽；所述顶电极刻蚀槽及最上层隔离层的表面覆盖有电解质层；所述顶电极刻蚀槽内设置有顶电极；还包括分别从最上层隔离层表面覆盖的电解质层刻蚀至各忆阻单元的平面电极层而形成的多个底电极。本发明并提供了制备该忆阻器件的制备方法。本发明提出的垂直结构的忆阻器件，简化了三维忆阻器件的工艺，同时采用可动金属离子阻挡层技术，有效解决可动离子污染问题。
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公开(公告)号：CN105264775B
公开(公告)日：2018-01-19
申请号：CN201380039287.2
申请日：2013-12-31
Applicant: 北京大学
IPC: H03K19/20
CPC classification number: G06F7/5013 , G06F7/607
Abstract: 公开了一种基于阻变器件的全加器及其操作方法。利用基于阻变器件的交叉阵列构成多位全加器电路，其中本位和数据非挥发性存储于交叉阵列主对角线上，进位数据存储于主对角线两侧相邻单元。利用存储回路(串扰回路)的连通与否存储进位数据。本技术大幅简化了多位全加器电路。减少进位信号产生的额外电路，减少电路延时和芯片面积，并使加法器具有非挥发性存储的能力。
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公开(公告)号：CN103904118B
公开(公告)日：2016-08-31
申请号：CN201410085379.0
申请日：2014-03-10
Applicant: 北京大学
IPC: H01L29/78 , H01L21/77 , H01L25/065
Abstract: 本发明公开了一种具有存储器功能的场效应晶体管及其三维集成方法，由上选择管和下选择管及中间的存储单元组成三维结构，且所有的晶体管均为竖直结构，与水平晶体管相比竖直晶体管的布局面积更小，从而可以提高RRAM的集成密度，进一步降低成本。该方法包括：在衬底上依次沉积SiO2、下选择管的重掺杂多晶硅控制栅层、SiO2，通过反应离子刻蚀SiO2、多晶硅、SiO2层形成下选择管的沟道区域；顺序沉积多晶硅层和SiO2层，反应离子刻蚀沉积的SiO2和多晶硅层，形成存储单元的沟道通孔；沉积上选择管的重掺杂多晶硅控制栅层和SiO2，通过反应离子刻蚀多晶硅层和SiO2层，形成上选择管的沟道区域。
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