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公开(公告)号：CN114068573A
公开(公告)日：2022-02-18
申请号：CN202110829327.X
申请日：2021-07-22
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L27/11578 , H01L27/11526 , H01L27/11551 , H01L21/768
Abstract: 半导体存储器件可以包括：外围电路结构，该外围电路结构包括在第一区域中集成在半导体衬底上的外围电路和设置在第二区域中的第一键区；堆叠，提供在外围电路结构的第一区域上，该堆叠包括在第一方向上延伸并垂直地堆叠的多条第一导电线；覆盖该堆叠的上绝缘层；提供在上绝缘层上的互连层；穿透插塞，与堆叠间隔开，并且被提供为穿透上绝缘层以将互连层连接到外围电路结构的外围电路；模制结构，提供在外围电路结构的第二区域上，并且在第一方向上与堆叠间隔开；以及穿透结构，提供为穿透模制结构并与第一键区垂直地重叠。
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公开(公告)号：CN120018493A
公开(公告)日：2025-05-16
申请号：CN202411602570.8
申请日：2024-11-11
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 本公开提供了一种半导体器件。所述半导体器件包括：顺序排列的第一连接区域、第一存储块区域和第二连接区域；第一外围电路区域，所述第一外围电路区域与所述第一存储块区域垂直地交叠；第一存储单元，其位于所述第一存储块区域中；第一字线，其穿越所述第一存储块区域延伸到所述第一连接区域和所述第二连接区域中，并且电连接到所述第一存储单元；第一子字线驱动器，其位于所述第一外围电路区域中；以及第一字线信号路径，其电连接所述第一字线和所述第一子字线驱动器。所述第一字线信号路径包括在所述第一连接区域中耦接到所述第一字线的至少一个第一布线接触和在所述第二连接区域中耦接到所述第一字线的至少一个第二布线接触。
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公开(公告)号：CN112397517B
公开(公告)日：2025-03-28
申请号：CN202010824227.3
申请日：2020-08-17
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。
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公开(公告)号：CN119173032A
公开(公告)日：2024-12-20
申请号：CN202410780022.8
申请日：2024-06-17
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：下芯片结构，包括存储结构和连接到存储结构的下布线结构；以及位于下芯片结构上的上芯片结构，其中，上芯片结构包括：上基底；位于上基底下方的外围晶体管；中间布线结构，位于上基底下方并且连接到外围晶体管；位于上基底上的上布线结构；第一贯通通路，在上布线结构与中间布线结构之间穿透上基底，第一贯通通路连接上布线结构和中间布线结构；以及第二贯通通路，在上布线结构与下布线结构之间穿透上基底并且向下延伸，第二贯通通路连接上布线结构和下布线结构。
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公开(公告)号：CN118613050A
公开(公告)日：2024-09-06
申请号：CN202410216519.7
申请日：2024-02-27
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，所述半导体存储器件包括：有源图案，位于第一基板上并且包括在第一方向上彼此相反的第一表面和第二表面；数据存储图案，位于所述有源图案与所述第一基板之间并且连接到所述有源图案的所述第一表面；位线，位于所述有源图案上，连接到所述有源图案的所述第二表面，并且在第二方向上延伸；字线，位于所述有源图案的侧壁上；第二基板；外围栅极结构，位于所述第二基板的第一表面上；第一连接布线结构，位于所述第二基板的所述第一表面上并且连接到所述外围栅极结构和所述位线；第二连接布线结构，位于所述第二基板的第二表面上；以及贯通通路，穿透所述第二基板并且连接所述第一连接布线结构和所述第二连接布线结构。
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Patent Agency Ranking
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公开(公告)号：CN117135914A
公开(公告)日：2023-11-28
申请号：CN202310408932.9
申请日：2023-04-17
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 半导体器件包括在衬底上的位线结构。每个位线结构沿第二方向延伸，并且位线结构在第一方向上彼此间隔开。半导体器件还包括在位线结构中的每一个上在第二方向上彼此间隔开的半导体图案、半导体图案中的在第一方向上相邻的半导体图案之间的层间绝缘图案、以及在位线结构上在第二方向上彼此间隔开的字线。每条字线邻近半导体图案沿第一方向延伸。半导体器件还包括分别设置在半导体图案上并电连接到半导体图案的电容器。沿第二方向延伸的接缝形成在层间绝缘图案中的每一个中。
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公开(公告)号：CN116896873A
公开(公告)日：2023-10-17
申请号：CN202310267630.4
申请日：2023-03-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置可包括：衬底，其包括第一连接区和第二连接区之间的存储器单元区；栅电极，其在第一方向上延伸并且包括在第一连接区上具有台阶结构的第一焊盘区；背栅电极，其位于栅电极之间并且在与第一方向相反的方向上延伸；竖直导电图案，其在衬底的存储器单元区上在竖直方向上延伸并且在第一方向上彼此间隔开；以及有源层，其在衬底的存储器单元区上位于栅电极和背栅电极之间。有源层可在与第一方向相交的第二方向上延伸，并且可电连接到竖直导电图案。背栅电极可包括在第二连接区上具有台阶结构的第二焊盘区。
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公开(公告)号：CN116249352A
公开(公告)日：2023-06-09
申请号：CN202211547867.X
申请日：2022-12-05
Applicant: 三星电子株式会社
Abstract: 半导体存储器件可以包括单元阵列结构和外围电路结构，该单元阵列结构可以包括存储单元阵列和电连接到存储单元阵列的第一接合焊盘，该存储单元阵列包括三维排列的存储单元，该外围电路结构可以包括外围电路和接合到第一接合焊盘的第二接合焊盘。单元阵列结构可以包括：下电介质层，具有第一表面和与第一表面相反的第二表面；堆叠结构，包括在垂直方向上堆叠在下电介质层的第一表面上的水平电极；垂直结构，包括在垂直方向上延伸并与水平电极交叉的垂直导电图案；以及在下电介质层的第二表面上的输入/输出焊盘。
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公开(公告)号：CN116234311A
公开(公告)日：2023-06-06
申请号：CN202211483775.X
申请日：2022-11-24
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 可以提供一种导体存储器装置，所述半导体存储器装置包括：晶体管主体，沿第一水平方向延伸并且包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区；栅电极层，沿与第一水平方向正交的第二水平方向延伸并且覆盖单晶沟道层的上表面和下表面；位线，连接到第一源/漏区，沿竖直方向延伸，并且沿第二水平方向具有第一宽度；间隔件，覆盖第一源/漏区的上表面和下表面，并且具有大于第一宽度的第二宽度；以及单元电容器，沿第一水平方向相对于晶体管主体位于与位线相对的一侧上，并且包括下电极层、上电极层和电容器介电层，电容器介电层位于下电极层与上电极层之间。
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