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公开(公告)号：CN117896978A
公开(公告)日：2024-04-16
申请号：CN202311180176.5
申请日：2023-09-13
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体存储器件。所述半导体存储器件包括：衬底，所述衬底包括位于存储单元区域中的多个有源区域和位于外围电路区域中的至少一个逻辑有源区域；字线，所述字线在所述多个有源区域上沿第一水平方向延伸；位线结构，所述位线结构在所述多个有源区域上沿与所述第一水平方向正交的第二水平方向延伸，并且所述位线结构包括位线、覆盖绝缘结构和绝缘盖结构，所述覆盖绝缘结构位于所述位线的端部的侧表面上，所述绝缘盖结构位于所述位线和所述覆盖绝缘结构上；以及栅极线，所述栅极线位于所述至少一个逻辑有源区域上。
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公开(公告)号：CN116981250A
公开(公告)日：2023-10-31
申请号：CN202310259397.5
申请日：2023-03-10
Applicant: 三星电子株式会社
Abstract: 公开半导体存储器器件和制造半导体存储器器件的方法。所述半导体存储器器件包括：半导体基底；器件隔离层，在半导体基底中限定有源部分；位线结构，在半导体基底上与有源部分相交；第一导电垫，在位线结构与有源部分之间；位线接触图案，在第一导电垫与位线结构之间；第一位线接触间隔件，覆盖第一导电垫的第一侧壁；以及第二位线接触间隔件，覆盖第一导电垫的第二侧壁，其中，第一导电垫具有与有源部分的顶表面接触的平坦的底表面，并且第一位线接触间隔件的宽度不同于第二位线接触间隔件的宽度。
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公开(公告)号：CN116896862A
公开(公告)日：2023-10-17
申请号：CN202211586563.4
申请日：2022-12-09
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体器件，所述半导体器件包括：导电接触插塞，所述导电接触插塞位于衬底上，并且包括下部和位于所述下部上的上部，所述下部具有第一宽度，并且所述上部具有小于所述第一宽度的第二宽度；位线结构，所述位线结构位于所述导电接触插塞上，并且包括在与所述衬底的上表面垂直的垂直方向上设置的导电结构和绝缘结构；以及第一下间隔物、第二下间隔物和第三下间隔物，所述第一下间隔物、所述第二下间隔物和所述第三下间隔物在与所述衬底的所述上表面平行的水平方向上顺序地设置在所述导电接触插塞的所述下部的侧壁上，其中，所述第三下间隔物的最上表面高于所述第一下间隔物的上表面和所述第二下间隔物的上表面。
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公开(公告)号：CN108987397B
公开(公告)日：2023-08-22
申请号：CN201810203802.0
申请日：2018-03-13
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 本申请提供一种半导体装置，其包括位于支承层上的第一布线图案、位于第一布线图案上的第二布线图案和多重绝缘图案。第一布线图案在第一方向上延伸，并且在第二方向上彼此间隔开。支承层包括位于第一布线图案之间在第一方向和第二方向上彼此间隔开的第一接触孔图案。第二布线图案在第二方向上延伸，并且在第一方向上彼此间隔开。所述多重绝缘图案位于支承层的未形成第一接触孔图案的上表面上，排列在垂直于第一方向和第二方向的第三方向上，并且在第一布线图案与第二布线图案之间。
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公开(公告)号：CN108400130B
公开(公告)日：2022-07-12
申请号：CN201810127428.0
申请日：2018-02-07
Applicant: 三星电子株式会社
IPC: H01L23/535
Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。
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Patent Agency Ranking
公开(公告)号：CN110896073A
公开(公告)日：2020-03-20
申请号：CN201910644431.4
申请日：2019-07-17
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种集成电路器件包括在基层上的栅极堆叠结构以及在栅极堆叠结构的相反侧壁上且在基层上的栅极间隔物结构，栅极堆叠结构具有栅极绝缘层和在栅极绝缘层上的栅极结构，栅极绝缘层具有在基层上并具有第一相对电容率的第一电介质层，栅极间隔物结构包括位于基层上的掩埋在位于栅极间隔物结构的下部处的栅极绝缘层的凹陷孔中的掩埋电介质层，掩埋电介质层包括与第一电介质层相同的材料。
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公开(公告)号：CN110400838A
公开(公告)日：2019-11-01
申请号：CN201910238662.5
申请日：2019-03-27
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L27/092
Abstract: 公开了一种半导体装置，半导体装置包括：基底，包括第一区域和第二区域；第一栅极图案，位于第一区域的基底上；以及第二栅极图案，位于第二区域的基底上。第一栅极图案包括顺序地堆叠的第一高k介电图案、第一N型含金属图案和第一P型含金属图案。第二栅极图案包括顺序地堆叠的第二高k介电图案和第二P型含金属图案。
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公开(公告)号：CN108987397A
公开(公告)日：2018-12-11
申请号：CN201810203802.0
申请日：2018-03-13
Applicant: 三星电子株式会社
IPC: H01L27/108
CPC classification number: H01L27/10888 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10885 , H01L27/10894 , H01L27/10897
Abstract: 本申请提供一种半导体装置，其包括位于支承层上的第一布线图案、位于第一布线图案上的第二布线图案和多重绝缘图案。第一布线图案在第一方向上延伸，并且在第二方向上彼此间隔开。支承层包括位于第一布线图案之间在第一方向和第二方向上彼此间隔开的第一接触孔图案。第二布线图案在第二方向上延伸，并且在第一方向上彼此间隔开。所述多重绝缘图案位于支承层的未形成第一接触孔图案的上表面上，排列在垂直于第一方向和第二方向的第三方向上，并且在第一布线图案与第二布线图案之间。
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公开(公告)号：CN108206156A
公开(公告)日：2018-06-26
申请号：CN201711372376.5
申请日：2017-12-19
Applicant: 三星电子株式会社
IPC: H01L21/762 , H01L21/8238 , H01L27/092
CPC classification number: H01L29/0649 , H01L21/0206 , H01L21/30604 , H01L21/76224 , H01L21/823878 , H01L27/092 , H01L29/4236 , H01L21/76232
Abstract: 可以提供一种半导体器件，其包括具有第一沟槽的衬底、在第一沟槽的内侧面上的第一绝缘衬垫、以及在第一子沟槽的内侧面上的第二绝缘衬垫，第一子沟槽由第一沟槽中的第一绝缘衬垫限定，在垂直于衬底的顶表面的方向上邻接第一子沟槽的内侧面的第二绝缘衬垫的顶部水平不同于第一沟槽外部的衬底的顶表面。
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公开(公告)号：CN108155189A
公开(公告)日：2018-06-12
申请号：CN201711247712.3
申请日：2017-12-01
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/768
CPC classification number: H01L21/764 , H01L21/7682 , H01L21/76885 , H01L21/76897 , H01L23/522 , H01L27/10814 , H01L27/10852 , H01L27/10894 , H01L29/0649 , H01L29/4983
Abstract: 一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，单元区包括位线结构、位线间隔物和下电极，外围电路区包括第一杂质区至第三杂质区；在外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层；在第一杂质区与第二杂质区之间在第一金属层中形成第一沟槽和第二沟槽，第二沟槽设置在第二杂质区与第三杂质区之间并暴露层间绝缘膜；在第一沟槽上形成第一盖图案以在第一沟槽中形成气隙；用第一绝缘材料填充第二沟槽；以及在第一金属层上形成连接到第三杂质区的接触。
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